Reset连接；
[0120]第九晶体管T9，所述第九晶体管T9的控制端和输入端短接，且与所述电容C1的第一端连接，所述第九晶体管T9的输出端与低电平输入端VGL连接。
[0121]本发明实施例提供的放电电路，在显示面板正常工作显示时，或者模组测试时，通过时钟信号CLK1和CLK2将第一晶体管T1导通，为电容C1充电，在显示面板断电或者模组测试结束后，电容C1驱动第八晶体管T8和第九晶体管T9导通，进而使栅极驱动复位开关Tre导通，然后像素开关Tpixel打开，此外电容C1还驱动第二晶体管T2打开，因此残余电荷可以通过像素开关Tpixel和第二晶体管T2释放。由于设置的第八晶体管T8和第九晶体管T9能够使像素开关Tpixel打开，因此加速的残余电荷的释放。
[0122]图19为本发明实施例提供的又一种显示面板的放电电路的结构示意图，如图19所示，栅极驱动器的所有时钟信号输入端，以及显示测试开关信号输入端SWITCH据串联一个第一晶体管T1，并且所述放电电路中还设置有第七晶体管T7、第八晶体管T8和第九晶体管T9，不仅能够加快显示面板断电以及模组测试残留电荷的释放速度，还可以加快显示测试残留的电荷的释放速度。
[0123]图20为本发明实施例提供的又一种显示面板的放电电路的结构示意图，如图20所示，所述放电电路包括:
[0124]2个第一晶体管T1，且所述第一晶体管T1的控制端与输入端短接，一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK1连接；另一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK2连接；
[0125]第二晶体管T2，所述第二晶体管T2的控制端与所述第一晶体管T1的输出端连接，所述第二晶体管T2的输入端与公共电压输入端Vcom连接，所述第二晶体管T2的输出端与显示测试数据信号输入端VT-DATA连接；
[0126]电容C1，所述电容C1的第一端与所述第一晶体管T1的输出端连接，所述电容C1的第二端与所述公共电压输入端Vcom连接；
[0127]第八晶体管T8，所述第八晶体管T8的控制端和输入端短接，且与所述电容C1的第一端连接，所述第八晶体管T8的输出端与栅极驱动复位开关Tre的控制端连接，所述栅极驱动复位开关Tre的输入端与低电平信号输入端VGL连接，所述栅极驱动复位开关Tre的输出端与对应扫描线连接，所述栅极驱动复位开关Tre的控制端与栅极驱动复位信号输入端Reset连接；
[0128]第十晶体管T10，所述第十晶体管T10的控制端与所述电容C1的第一端连接，所述第十晶体管T10的输入端与低电平输入端VGL连接，所述第十晶体管T10的输出端与所述公共电压输入端Vcom连接。
[0129]图20所示的放电电路的工作原理如下:在显示面板正常工作显示时或者在模组测试时，栅极驱动器的时钟信号输入端CLK1和CLK2控制第一晶体管T1导通，为电容C1充电，在显示面板断电后或者模组测试结束后，电容C1驱动第八晶体管T8导通，第十晶体管T10打开，栅极驱动复位开关Tre打开，此外，电容C1驱动第二晶体管T2打开，由于所述栅极驱动复位开关Tre的输出端与对应扫描线连接，所以显示面板断电或者模组测试残留在像素电容Cpixel中的电荷，以及残留在扫描线上的电荷均能够通过第二晶体管T2释放。
[0130]图21为本发明实施例提供的又一种显示面板的放电电路的结构示意图，如图21所示，所述放电电路包括:
[0131]3个第一晶体管T1，且所述第一晶体管T1的控制端与输入端短接，一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK1连接；一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK2连接；另一个第一晶体管T1的输入端与显示测试开关信号输入端SWITCH连接；
[0132]第二晶体管T2，所述第二晶体管T2的控制端与所述第一晶体管T1的输出端连接，所述第二晶体管T2的输入端与公共电压输入端Vcom连接，所述第二晶体管T2的输出端与显示测试数据信号输入端VT-DATA连接；
[0133]电容C1，所述电容C1的第一端与所述第一晶体管T1的输出端连接，所述电容C1的第二端与所述公共电压输入端Vcom连接；
[0134]第七晶体管T7，所述第七晶体管T7的控制端和输入端短接，并与所述电容C1的第一端连接，所述第七晶体管T7的输出端与所述显示测试数据信号开关Mdn的控制端连接，所述显示测试数据信号开关Mdn的输入端与显示测试数据信号输入端VT-DATA相连，所述显示测试数据信号开关Mdn的输出端与对应数据线相连；
[0135]第八晶体管T8，所述第八晶体管T8的控制端和输入端短接，且与所述电容C1的第一端连接，所述第八晶体管T8的输出端与栅极驱动复位开关Tre的控制端连接，所述栅极驱动复位开关Tre的输入端与低电平信号输入端VGL连接，所述栅极驱动复位开关Tre的输出端与对应扫描线连接，所述栅极驱动复位开关Tre的控制端与栅极驱动复位信号输入端Reset连接；
[0136]第十晶体管T10，所述第十晶体管T10的控制端与所述电容C1的第一端连接，所述第十晶体管T10的输入端与低电平输入端VGL连接，所述第十晶体管T10的输出端与所述公共电压输入端Vcom连接。
[0137]本发明实施例不仅可以释放显示面板断电以及模组测试残留的电荷，还可以释放显示测试残留的电荷，并且由于设置了第八晶体管T8和第十晶体管T10，因此对于显示测试、模组测试和显示面板断电残留在扫描线上的电荷也可以释放掉。具体工作原理请参见图19的详细描述，本发明实施例在此不作赘述。
[0138]图22为本发明实施例提供的又一种显示面板的放电电路的结构示意图，如图22所示，所述放电电路包括:
[0139]2个第一晶体管T1，且所述第一晶体管T1的控制端与输入端短接，一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK1连接；另一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK2连接；
[0140]第二晶体管T2，所述第二晶体管T2的控制端与所述第一晶体管T1的输出端连接，所述第二晶体管T2的输入端与公共电压输入端Vcom连接，所述第二晶体管T2的输出端与显示测试数据信号输入端VT-DATA连接；
[0141]电容C1，所述电容C1的第一端与所述第一晶体管T1的输出端连接，所述电容C1的第二端与所述公共电压输入端Vcom连接；
[0142]第十一晶体管T11，所述第十一晶体管T11的控制端和输入端短接，且与所述电容C1的第一端连接，所述第十一晶体管T11的输出端与所述电容C1的第二端连接。
[0143]本发明实施例提供的放电电路在释放显示面板断电或模组测试后的电荷后，还可以通过打开第i^一晶体管T11，将电容C1中的电荷释放。
[0144]需要说明的是，图22示例性的在栅极驱动器上的两个时钟信号输出端串联第一晶体管T1，在其他实施方式中只要在所述栅极驱动器上的至少一个时钟信号输出端串联一个第一晶体管T1即可。若显示面板还包括显示测试开关信号输入端SWITCH，那么可以仅在显示测试开关信号输入端SWITCH串联一个第一晶体管T1，还可以同时在显示测试开关信号输入端SWITCH以及所述栅极驱动器的至少一个时钟信号输出端串联第一晶体管T1。并且在所述显示面板包括显示测试开关信号输入端SWITCH时，还需设置第七晶体管T7，所述第七晶体管T7的连接方式请参见图17。
[0145]需要说明的是，上述包括栅极驱动器的显示面板的放电电路，只要包括第一晶体管T1、第二晶体管T2和电容C1，并按照上述各实施例所述的连接关系进行连接，即可实现对残余电荷的释放，在此基础上还可以至少包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第十一晶体管T11中的至少一个，并按照上述各实施例所述的连接关系进行设置，相应完成各自的功能。图23为本发明实施例提供的又一种显示面板的放电电路的结构示意图，如图23所示，所述放电电路包括:第二晶体管T2、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管T11、电容C1以及至少一个第一晶体管T1，其中，每个第一晶体管T1的控制端与输入端短接，所述第一晶体管T1的输入端与高电位输入端VGH、显示测试开关信号输入端SWITCH，以及栅极驱动器的至少一个时钟信号输入端中的任意一个对应连接，图23示例性的设置3个第一晶体管T1，一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK1连接；一个第一晶体管T1的输入端与栅极驱动器的时钟信号输入端CLK2连接；另一个第一晶体管T1的输入端与显示测试开关信号输入端SWITCH连接；所述第二晶体管T2的控制端与所述第一晶体管T1的输出端连接，所述第二晶体管T2的输入端与公共电压输入端Vcom连接，所述第二晶体管T2的输出端与显示测试数据信号输入端VT-DATA连接；述电容C1的第一端与所述第一晶体管T1的输出端连接，所述电容C1的第二端与所述公共电压输入端Vcom连接。所述第七晶体管T7的控制端和输入端短接，并与所述电容C1的第一端连接，所述第七晶体管T7的输出端与显示测试数据信号开关Mdn的控制端连接，所述显示测试数据信号开关Mdn的输入端与显示测试数据信号输入端VT-DATA相连，所述显示测试数据信号开关Mdn的输出端与对应数据线相连。所述第八晶体管T8的控制端和输入端短接，且与所述电容C1的第一端连接，所述第八晶体管T8的输出端与栅极驱动复位开关Tre的控制端连接，所述栅极驱动复位开关Tre的输入端与低电平信号输入端VGL连接，所述栅极驱动复位开关Tre的输出端与对应扫描线连接，所述栅极驱动复位开关Tre的控制端与栅极驱动复位信号输入端Reset连接；所述第九晶体管T9的控制端和输入端短接，且与所述电容C1的第一端连接，所述第九晶体管T9的输出端与低电平输入端VGL连接。所述第十晶体管T10的控制端与所述电容C1的第一端连接，所述第十晶体管T10的输入端与低电平输入端CGL连接，所述第十晶体管T10的输出端与所述公共电压输入端Vcom连接。第十一晶体管T11，所述第十一晶体管T11的控制端和输入端短接，且与所述电容C1的第一端连接，所述第十一晶体管T11的输出端与所述电容C1的第二端连接。图21提供