一种fpga芯片的错误检测电路的制作方法
【专利摘要】本实用新型涉及一种FPGA芯片，包括：互连结构（xbar）和位于互连结构中的第一级错误检测单元，互连结构包括多个多路复用器，第一级错误检测单元包括逻辑电路，其中，所述互连结构的多个多路复用器接收输入的数字激励信号并输出第一数字信号，所述第一级错误检测单元基于逻辑电路对输入的第一数字信号进行逻辑运算并输出第二数字信号作为检测信号，由此判断互连结构中是否存在错误。该FPGA芯片在进行错误检测时无需考虑互连单元之间的互连关系和互连特点来设计不用的用例，并确保每个互连单元的所有路径都可被测试。
【专利说明】—种FPGA芯片的错误检测电路
【技术领域】
[0001]本发明涉及FPGA芯片，更具体的讲涉及FPGA芯片的错误检测电路。
【背景技术】
[0002]在生产测试中，要对芯片的每条路径进行固定故障检测，以保证芯片中的每条路径都无错误单元。对于FPGA芯片，由于其80%的面积为互连单元，要保证在有限的配置条件下每条互连路径都测试到。为完成这类测试，可以根据互连结构的特点，设计专门的软件算法，在一次配置下，尽可能多的测试到更多的路径，这种做法的优点是可以很快的得到大量的测试用例，缺点是很难达到100%的覆盖率。也可以根据互连结构的特点，手工的创建测试用例，其优点是每个例子都是有规律可循的，可以方便的得知哪些路径还未测试到，容易达到100%的测试覆盖率，其缺点是手工创建用例耗时较长。无论是软件算法实现还是手工创建，都需要根据互连结构的特点来设计每个例子的绕线路径，且每个例子的结果要可观测，可通过JTAG扫描链或通过IO输出。
【发明内容】
[0003]本发明的目的是提供能够克服以上问题的FPGA芯片。
[0004]本发明提供了一种FPGA芯片，包括:互连结构(xbar)和位于互连结构中的第一级错误检测单元，互连结构包括多个多路复用器，第一级错误检测单元包括逻辑电路，其中，所述互连结构的多个多路复用器接收输入的数字激励信号并输出第一数字信号，所述第一级错误检测单元基于逻辑电路对输入的第一数字信号进行逻辑运算并输出第二数字信号作为检测信号，由此判断互连结构是否存在错误。
[0005]输入互连结构的多个多路复用器的数字激励信号相同。第一级错误检测单元的逻辑电路包括与非门以及或非门。
[0006]FPGA芯片包括至少另一级错误检测单元，所述至少另一极错误检测单元包括逻辑电路，所述逻辑电路对第一级错误检测单元输出的第二数字信号进行逻辑运算并输出第三数字信号作为检测信号。
【专利附图】
【附图说明】
[0007]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。附图中，
[0008]图1是本发明实施例的错误检测电路的结构示意图；
[0009]图2是图1所示的第一级错误检测单元的电路图；
[0010]图3是图1所示的第二级错误检测单元的电路图；
[0011]图4是本发明实施例的错误检测单元在FPGA芯片上的应用结构示意图。
【具体实施方式】
[0012]图1是本发明实施例的错误检测电路的结构示意图。如图1所示，该错误检测电路包括两级错误检测单元。
[0013]第一级错误检测单元包括多个错误检测单元11。每一个错误检测单元11对应于一个FPGA基本互连单元(xbar)。每一个错误检测单元11与对应的一个基本互联单元(xbar)电连接。FPGA基本互连单元(xbar)可以包括多个多路复用器。通过向FPGA基本互连单元输入相同的数字激励信号，FPGA互连单元产生多组O或I的数字信号。错误检测单元11包括与非门和或非门，与非门和或非门分别与多组多路复用器相连接。前述数字信号输入错误检测单元11的与非门和或非门产生两组数字信号作为输出信号。多个错误检测单元11的输出信号作为第一级错误检测单元的输出信号，第一级错误检测单元的输出信号作为第二级错误检测单元的输入信号。
[0014]第二级错误检测单元12也可包括一个与非门和一个或非门，并与第一级错误检测单元电连接，与非门连接第一级错误检测单元中的全部错误检测单元11的输出信号进行与非运算输出一组数字信号，或非门连接第一级错误检测单元中的全部错误检测单元11的输出信号进行或非运算输出另一组数字信号，这两组数字信号作为第二级错误检测单元的输出信号，该输出信号输入数字信号检测器对检测结果进行观测。
[0015]本发明实施例中的错误检测单元不需要考虑互联单元之间的互联关系和设计特点，通过给芯片中的每组多路复用器输入相同的激励信号产生多组数字信号并将产生的数字信号输入错误检测单元，观测错误检测单元中逻辑电路与非门和或非门输出的数字信号可对测试芯片进行检测。
[0016]图2是图1所示的第一级错误检测单元的电路图。如图2所示，这是图1的第一级错误检测单元中的一个错误检测单元的电路图。在图中有由上到下排列的多组(行)多路复用器，每组多路复用器至少包括一个多路复用器。这几组多路复用器构成一个FPGA基本互连单元，也就是测试对象。
[0017]在每组多路复用器中输入相同的数字激励信号，其中数字激励信号为一组01序列，该数字激励信号输入每组多路复用器产生一组数字信号。当每组多路复用器中无错误单元时输入的数字信号和每组多路复用器输出的数字信号相一致。每多路复用器产生的数字信号分别输入到与非门以及或非门的输入端并产生输出信号。
[0018]在一个例子中，第一组多路复用器包括一个错误单元，该错误单元的输出恒锁定为I。当数字激励信号为I时，数字激励信号输入多组多路复用器中并产生数字信号，第一组多路复用器输出数字信号1，其它几组多路复用器输出也为1，。数字信号输入到与非门和或非门的输入端，其输出信号均为O。
[0019]当数字激励信号为O时，数字激励信号输入四组多路复用器中并产生数字信号，第一组多路复用器输出数字信号1，其它几组多路复用器输出也为O。数字信号输入到与非门和或非门的输入端，其中与非门输出信号为1，或非门输出信号为O。
[0020]在又一个例子中，四组多路复用器均无错误单元。当数字激励信号为I时，几组多路复用器输出的数字信号均为1，该数字信号输入到与非门和或非门，其输出信号均为O。
[0021]当数字激励信号为O时，几组多路复用器输出的数字信号均为0，该数字信号输入到与非门和或非门的输入端，其输出信号均为I。
[0022]由此可见，当输入一组数字激励信号(O和1)，与非门和或非门的输出信号均为O或均为I时，被检测的四组多路复用器无错误单元。[0023]需要指出的是，错误检测单元中使用的与非门以及或非门为最简设计，但也可以使用别的逻辑单元或在与非门以及或非门的基础上添加其他的逻辑单元以达到相同的检测效果。
[0024]图3是图1所示的第二级错误检测单元的电路图。如图3所示，第二级错误检测单元包括与非门Q3和或非门S3，其中与非门Q1、或非门SI以及与非门Q2、或非门S2分别属于第一级错误检测单元的两个错误检测单元。
[0025]与非门Q1、Q2和或非门S1、S2输出的数字信号分别输入与非门Q3和或非门S3的输入端，与非门Q3和或非门S3通过输入的数字信号产生输出信号。
[0026]在一个例子中，与非门Ql和或非门SI对应的互连结构中有错误单元，该错误单元输出恒锁定为0，与非门Q2和或非门S2对应的互连结构中无错误单元。
[0027]当数字激励信号为I时，与非门Ql输出的数字信号为1，或非门SI输出的数字信号为O ;与非门Q2和或非门S2输出的数字信号均为O。与非门Q3输入的数字信号为1、0、
0、0，其输出数字信号为I ;或非门S3输入的数字信号为1、0、0、0，其输出数字信号为O。
[0028]当数字激励信号为O时，与非门Ql和或非门SI输出的数字信号均为I;与非门Q2和或非门S2输出的数字信号均为I。与非门Q3输入的数字信号为1、1、1、1，其输出数字信号为O ;或非门S3输入的数字信号为1、1、1、1，其输出数字信号为O。
[0029]在另一个例子中，与非门Q1、或非门SI对应的互连结构和与非门Q2、或非门S2对应的互连结构均无错误单元。
[0030]当数字激励信号为I时，与非门Ql和或非门SI输出的数字信号均为O ;与非门Q2和或非门S2输出的数字信号均为O。与非门Q3输入的数字信号为0、0、0、0，其输出数字信号为I ;或非门S3输入的数字信号为0、0、0、0，其输出数字信号为I。
[0031]同理，当数字激励信号为O时，与非门Q2和或非门S2输出的数字信号均为I ;与非门Q2和或非门S2输出的数字信号均为I。与非门Q3输入的数字信号为1、1、1、1，其输出数字信号为O ;或非门S3输入的数字信号为1、1、1、1，其输出数字信号为O。
[0032]故当第二级错误检测单元输出的一组数字信号不全为I和O时，检测芯片内有错误单元。
[0033]图4是本发明实施例的错误检测单元在FPGA芯片上的应用结构示意图。如图4所示，该FPGA芯片是由基本的单元PLB (可编程逻辑块)组成。PLB由基本逻辑单元(LE)和基本互连单元(xbar)组成。
[0034]在一个PLB模块中包括16个PLB单元，数字激励信号可通过同一个I/O端口输入到该PLB模块并驱动所有的PLB单元。每个PLB单元的右侧均有一个错误检测单元,该错误检测单元包括一个与非门以及一个或非门，16个错误检测单元构成了第一级错误检测单元。第一级错误检测单元通过输入互联单元的输出信号产生数字信号。在竖向相邻的PLB模块的接缝处为第二级错误检测单元，第二级错误检测单元包括一个与非门以及一个或非门。两组竖向相邻的第一级错误检测单元产生的数字信号分别输入到接缝处的第二级错误检测单元中的与非门以及或非门并输出信号，该输出信号通过数字信号检测器来判断被测FPGA芯片是否存在错误单元。
[0035]由于本发明中的错误检测单元仅通过互连单元中多路复用器的输出信号来检测FPGA芯片中是否存在错误单元，即互连单元中单输入端口多输出端口的多路复用器和多输入端口单输出端口的多路复用器均可通过检测输出信号来判断是否存在错误单元。故本发明中的错误检测单元无需考虑互连单元之间的互连特点。
[0036]前文结合两级错误检测单元对本发明的实施例作了描述，但是本领域的技术人员意识到，本发明不限于此，一级或者更多级错误检测单元也应当是可行的，而不应被视为偏离本发明的范畴。
[0037]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种FPGA芯片，包括:互连结构(Xbar)和位于互连结构中的第一级错误检测单元，互连结构与位于互连结构中的第一级错误检测单元电连接，互连结构包括多个多路复用器，第一级错误检测单元包括逻辑电路。
2.根据权利要求1所述的FPGA芯片，其特征在于所述第一级错误检测单元的逻辑电路包括与非门以及或非门。
3.根据权利要求1所述的FPGA芯片，其特征在于所述FPGA芯片包括至少另一级错误检测单元，所述至少另一极错误检测单元包括逻辑电路，并与位于互连结构中的第一级错误检测单元电连接。
【文档编号】G01R31/3185GK203688761SQ201320356663
【公开日】2014年7月2日 申请日期:2013年6月20日 优先权日:2013年6月20日
【发明者】崔运东, 张扬扬, 刘明 申请人:京微雅格（北京）科技有限公司