专利名称：一种一线控制电路及芯片的制作方法
技术领域：
本发明属于集成电路领域，尤其涉及一种一线控制电路及芯片。
背景技术：
随着集成电路功能密集度的不断提高，芯片内部电路内需要具有多种功能或性能的变化以满足不同的应用。目前，高集成度的电路都会通过数据传输，由外部信号来控制内部电路的各状态位，以实现电路功能或性能的改变，但这种数据传输需要遵循特定的总线协议，如 I2C (Inter Integrated Circuit)总线协议，SPI (Serial Peripheral interface)协议等，因此需要多个外部信号端口进行数据传输来实现内部电路状态位的控制。
但是，对于小型集成电路而言，仅需要对相对少量的状态位对控制内部电路，在外围应用环境简洁的情况下，如此繁多的外部信号端口使数据传输协议变得相对复杂，另外，对于一颗要求以4、8或16引脚封装的小电路，在完全满足电路核心功能和性能的情况下，芯片不可能有足够的引脚来加入这种传输协议，以至于无法实现少量引脚封装的要求，增加IC封装的成本。
发明内容
本发明实施例的目的在于提供一种一线控制电路，旨在解决小型集成电路无法实现少量引脚封装，外围应用环境复杂，以及封装成本高的问题。本发明实施例是这样实现的，一种一线控制电路，封装于芯片内部，所述一线控制电路包括状态切换单元，其输入端为所述芯片一引脚，所述状态切换单元对外部逻辑输入信号进行判断，当逻辑输入信号为快速逻辑信号时，将所述一线控制电路切换到快速模式，对应输出快速激活信号，当逻辑输入信号为慢速逻辑信号时，将所述一线控制电路切换到慢速模式，对应输出慢速激活信号；快速单元，其控制端与所述状态切换单元的输出端连接，输入端与所述状态切换单元的输入端连接，时钟信号端与内部电路连接，反馈输出端与所述状态切换单元的复位端连接，所述快速单元在接收到快速激活信号时被激活，在时钟信号的作用下对逻辑输入信号的快速变化成分作出响应，控制多个状态位向内部电路输出多比特逻辑信号；以及慢速单元，其控制端与所述状态切换单元的输出端连接，输入端与所述状态切换单元的输入端连接，所述慢速单元在接收到慢速激活信号时被激活，对逻辑输入信号的慢速变化成分作出响应，控制单个状态位向内部电路输出单比特逻辑信号。本发明实施例的另一目的在于提供一种采用上述一线控制电路的芯片。在本发明实施例中，通过具有外部引脚的状态切换单元接收逻辑输入信号，激活快速单元或慢速单元，相应输出多比特逻辑信号或者单比特逻辑信号控制内部电路的多个状态位或者单个状态位，实现一线控制，满足了少量引脚封装芯片的要求，简化了电路的外围应用环境，降低了封装成本。
图I为本发明一实施例提供的一线控制电路的总结构图；图2为本发明一实施例提供的一线控制电路的快速单元和慢速单元的结构示例图；图3为本发明一实施例提供的状态切换单元和快速单元的计时模块的示例电路结构图；图4为本发明一实施例提供的快速单元的取址模块的示例电路结构图；
图5为本发明一实施例提供的快速单元的赋值模块的示例电路结构图；图6为本发明一实施例提供的慢速单元的示例电路结构图；图7为本发明一实施例提供的一线控制电路2个转换周期的逻辑波形时序图；图8为本发明一实施例提供的慢速单元工作时序图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例仅通过一个逻辑输入信号端将逻辑输入信号转化为多比特逻辑信号或者单比特逻辑信号，实现快速或慢速控制内部电路的状态位。图I示出本发明实施例提供的一线控制电路的总结构，为了便于说明，仅示出了与本发明相关的部分。作为本发明一实施例提供的一线控制电路，封装于芯片中，该一线控制电路包括状态切换单元11，其输入端为芯片一引脚，状态切换单元11对外部逻辑输入信号进行判断，当逻辑输入信号为快速逻辑信号时，输出快速激活信号，将该一线控制电路切换到快速模式，当逻辑输入信号为慢速逻辑信号时，输出慢速激活信号，将该一线控制电路切换到慢速模式；快速单元12，其控制端与状态切换单元11的输出端连接，输入端与状态切换单元11的输入端连接，时钟信号端与内部电路14连接，反馈输出端与状态切换单元11的复位端连接，该快速单元12在接收到快速激活信号时被激活，在时钟信号的作用下对逻辑输入信号的快速变化成分作出响应，控制多个状态位向内部电路14输出多比特逻辑信号；以及慢速单元13，其控制端与状态切换单元11的输出端连接，输入端与状态切换单元11的输入端连接，该慢速单元13在接收到慢速激活信号时被激活，对逻辑输入信号的慢速变化成分作出响应，控制单个状态位向内部电路14输出单比特逻辑信号。以下结合具体实施例对本发明的实现进行详细说明。图2示出本发明实施例提供的一线控制电路的子模块结构示例，为了便于说明，仅不出了与本发明相关的部分。作为本发明一实施例，快速单元12包括根据时钟信号Clock，输出取址时间Add_time并向状态切换单元11反馈复位信号Reset的计时模块121，其时钟控制端为快速单元12的时钟信号端，反馈信号输出端为快速单元12的反馈输出端,复位端为快速单元12的控制端；根据取址时间Add_time，输出有效状态位地址Add的取址模块122，其取址时间输入端与计时模块121的取址时间输出端连接，时钟输入端为快速单元12的输入端,使能端为快速单兀12的控制端；在取址时间Add_time下对有效状态位地址Add赋值，将逻辑输入信号中的快速变化成分转换为多比特逻辑信号的赋值模块123，其取址时间输入端与计时模块121的取址时间输出端连接，地址输入端与取址模块122的地址输出端连接，逻辑信号输入端为快速单元12的输入端，地址反相输入端与取址模块122的次级地址反相输出端连接。在初始状态下，快速单元12处于休眠状态，慢速单元13处于激活状态，逻辑输入信号通过慢速单元13转换为单比特逻辑信号输出，该转换仅对逻辑输入信号略作延迟处理，并不改变其信号的逻辑状态。 直到逻辑输入信号第一次逻辑状态发生改变时，即以逻辑输入信号的下降沿或者上升沿作为触发条件，转换周期开始，状态切换单元11将一线控制电路切换到快速模式，输出快速激活信号，快速单元12被激活，同时，慢速单元13进入休眠状态，输出的单比特逻辑信号被维持在休眠前的逻辑状态，不再受逻辑输入信号影响。作为本发明一实施例，可以设定快速激活信号为高电平，则慢速激活信号为低电平；也可以设定快速激活信号为低电平，则慢速激活信号为高电平。快速单元12被激活后，在时钟信号的作用下，由计时模块121开始计时，并向取址模块122和赋值模块123输出取址时间，在该取址时间内，由取址模块122统计逻辑输入信号的上升沿个数，并将上升沿的个数作为多比特逻辑信号的状态位地址。当取址时间结束时，即在赋值点，赋值模块123将抓取逻辑输入信号此时的逻辑状态，对多比特逻辑信号中对应地址的状态位进行赋值。完成赋值后，快速单元12保持状态位的赋值，进入休眠状态。状态切换单元11将一线控制电路切换到慢速模式，慢速单元13再次进入激活状态，快速单元12进入休眠状态，一线控制电路回到初始状态，完成一个转换周期。作为本发明一实施例，可以以逻辑输入信号的单个上升沿或多个上升沿作为计数条件，也可以以逻辑输入信号的单个下降沿或多个下降沿作为计数条件。在本发明实施例中，逻辑输入信号在转换周期内的逻辑变化属于快速变化成分，由快速单元12响应；逻辑输入信号在转换周期外的逻辑变化属于慢速变化成分，由慢速单元13响应。图3示出本发明一实施例提供的状态切换单元和计时模块的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。作为本发明一实施例，状态切换单元11包括倒相器INVO、D触发器DFF1、延迟器DelayO以及二极管Diode，倒相器INVO的输入端为状态切换单元11的输入端，倒相器INVO的输出端与D触发器DFFl的时钟输入端连接，D触发器DFFl的数据输入端连接高电平，D触发器DFFl的复位端为状态切换单元11的复位端，D触发器DFFl的数据输出端与延迟器DelayO的输入端连接，延迟器DelayO的输出端与二极管Diode的阴极连接，连接点为状态切换单元11的输出端，二极管Diode的阳极接地。计时模块121可以为计数器，计数器的首位数据输入端连接高电平，计数器的时钟输入端为计时模块121的时钟控制端，计数器的复位端为计时模块121的复位端，计数器的末位数据反相输出端为计时模块121的反馈信号输出端，计数器的次末位数据输出端为计时模块121的取址时间输出端。在本发明实施例中，以由D触发器DFF2、D触发器DFF3、D触发器DFF4、D触发器DFF5构成的四位计数器为实现例，进行描述，应当理解，具体实现时还可以增加或减少触发器的数量，其连接关系不再赘述。在本发明实施例中，二极管Diode保证电路上电后，激活信号Enable的初始状态为O。当复位信号Reset = 1，逻辑输入信号的第一个下降沿时触发，使激活信号Enable =
Io
作为本发明一实施例，可以令Enable = I时，该激活信号Enable为快速激活信号，令Enable = 0时，该激活信号Enable为慢速激活信号。Clock为参考时钟，可以由内部电路中的晶振电路、锁相环或者振荡器等产生。图4示出本发明一实施例提供的取址模块的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。取址模块122包括计数器、倒相器INVl以及或非门NORl，倒相器INVl的输入端为取址模块122的取址时间输入端，倒相器INVl的输出端与或非门NORl的一个输入端连接，或非门NORl的另一个输入端为取址模块122的取址时间输入端，或非门NORl的输出端与计数器的复位端连接，计数器的首位数据输入端连接高电平，计数器的时钟输入端为取址模块122的时钟输入端，计数器的各位数据输出端为取址模块122的地址输出端，计数器的首位数据反相输出端悬空，次位数据反相输出端输出地址反向信号AddB。在本发明实施例中，地址反相信号Add (N) B、Add (N-I) B. . . AddlB为地址位Add [N:0]的反相信号。在本发明实施例中，以由D触发器DFF6、D触发器DFF7、D触发器DFF8、D触发器DFF9构成的四位计数器为实现例，用来计算逻辑输入信号中的上升沿，并输出四位地址位Add[3:0]，应当理解，具体实现时还可以增加或减少触发器的数量，以适应地址位的需要，该地址位Add[3:0]遵循温度码编制，用来判断四个状态位地址是否有效。当取址时间Add_time = 0,且激活信号Enable = I时，计数器被激活,取址模块122开始进行取址，计数器会根据逻辑输入的上升沿个数，相应改变地址位。若只有一个上升沿，地址位Add [3:0] =0001，第一个状态位地址有效；若有三个上升沿，地址位Add [3:0]=0111，第三个状态位地址有效，同理可推。图5示出本发明一实施例提供的赋值模块的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。赋值模块123包括D触发器DFF10、D触发器DFF11、D触发器DFF12、D触发器DFF13、倒相器INV10、倒相器1附11、倒相器1附12、倒相器1附13、倒相器1附14、三端输入与非门NAND0、三端输入与非门NAND1、三端输入与非门NAND2以及二端输入与非门NAND4，D触发器DFFlO和D触发器DFFlI的数据输入端均为赋值模块123的逻辑信号输入端，D触发器DFF12和D触发器DFF13的数据输入端连接并同时与倒相器INV14的输出端连接，倒相器INV14的输入端为赋值模块123的逻辑信号输入端，D触发器DFF10、D触发器DFFlUD触发器DFF12和D触发器DFF13的复位端均连接高电平，D触发器DFFlO和D触发器DFFll的数据输出端分别为赋值模块123的逻辑信号输出端输出多比特逻辑信号RegO、Regl，D触发器DFF12和D触发器DFF13的数据反向输出端分别为赋值模块123的逻辑信号输出端输出多比特逻辑信号Reg2、Reg3，三端输入与非门NANDO、三端输入与非门NANDl、三端输入与非门NAND2和二端输入与非门NAND4的两个输入端均分别为赋值模块123的地址输入端和取址时间输入端，三端输入与非门NANDO、三端输入与非门NANDl和三端输入与非门NAND2的另外一输入端为赋值模块123的反相地址输入端,三端输入与非门NANDO、三端输入与非门NAND1、三端输入与非门NAND2和二端输入与非门NAND3的输出端分别通过倒相器INV10、倒相器INVlI、倒相器INV12和倒相器INV13与D触发器DFF10、D触发器DFFlI、D触发器DFF12和D触发器DFF13的时钟输入端连接。在本发明实施例中，D触发器DFF10、D触发器DFF11、D触发器DFF12和D触发器DFF13用来为四个状态位赋值，在电路上电后，将第2个和第I个状态位Reg[1:0]的初始值设定为“0”，第4个和第3个状态位REG[3:2]的初始值设定为“I”。当Add[3:0] = 0001，AddlB = l，Add2B = l，Add3B = I时，第一个状态位地址有效，D触发器DFFlO在Add_time的上升沿被触发，抓取此时的逻辑输入信号的电压值，对多比特逻辑信号RegO进行赋值；当 Add [3:0] = 0011，AddlB = 0，Add2B = l，Add3B = I，第二个状态位地址有效，D 触发器·DFFll在AdcLtime的上升沿被触发，抓取此时的逻辑输入信号的电压值，对多比特逻辑信号 Regl 进行赋值；当 Add [3:0] = 0111，AddlB = 0，Add2B = 0，Add3B = I 时，第三个状态位地址有效，D触发器DFF12在AdcLtime的上升沿被触发，抓取当时逻辑输入信号的电压的反相值，再次反相后对多比特逻辑信号Reg2进行赋值；当Add [3:0] = 1111，AddlB = 0，Add2B = 0,Add3B = 0时，第四个状态位地址有效，D触发器DFF13在Add_time的上升沿被触发，抓取当时逻辑输入信号的电压的反相值，再次反相后对多比特逻辑信号Reg3进行赋值。图6示出本发明一实施例提供的慢速单元的示例电路结构，为了便于说明，仅示出了与本发明相关的部分。慢速单元13包括延迟器Delay I、延迟器Delay2、或非门N0R2以及倒相器INV2，延迟器Delayl的输入端为慢速单元13的输入端，延迟器Delayl的输出端与延迟器Delay2的输入端连接，延迟器Delay2的输出端与或非门N0R2的一个输入端连接，或非门N0R2的另一个输入端为慢速单元13的控制端，或非门N0R2的输出端与倒相器INV2的输入端连接，倒相器INV2的输出端为慢速单元13的输入端。在本发明实施例中，当Enable = 0时，快速单元12处于休眠状态，逻辑输入信号直接传输给单比特逻辑输出；激活信号Enable在逻辑输入信号的下降沿跳变为“I”时，快速单元12被激活，慢速单元13休眠，单比特逻辑信号被锁死在“ I ”，逻辑输入信号经过延迟器Delayl、延迟器Delay2延迟后，令输出的单比特逻辑信号下降沿和激活信号Enable的上升沿错开，避免了输出的单比特逻辑信号产生脉冲毛刺信号。图7示出本发明一实施例提供的一线控制电路2个转换周期的逻辑波形时序，为了便于说明，仅示出了与本发明相关的部分。在t0时刻之前，Enable = 0，一线控制电路的快速单元12处于休眠状态，慢速单元13被激活，单比特逻辑输出信号State等于逻辑输入信号，但略有一些延迟。当逻辑输入信号的第一个下降沿到来后，经过稍许延迟，在t0时刻，Enable =1，一线控制电路的快速单元12被激活，慢速单元13休眠，此时一线控制电路进入第一转换周期，在该转换周期内，快速单元12对逻辑输入信号作出响应，输出多比特逻辑信号Reg[3:0]，单比特逻辑信号State被锁定在“ I” ；在本发明实施例中，从t0时刻到tl时刻为取址时间Tadd，该取址时间Tadd在2ms与3ms之间，在该取址时间Tadd内，逻辑输入信号共有三个上升沿，因此Add [3:0] = 0111，即第三个状态位地址有效，tl时刻为赋值点，赋值模块123此时抓取逻辑输入信号并赋值给第三个状态位地址，令多比特逻辑信号Reg2 = O。赋值完成后，复位信号Reset进行跳变，并于短暂延迟后的t2时刻令Enable复 位，即Enable = 0，一线控制电路的快速单元12休目民，各相关模块均被复位，状态位保持其赋值不变，同时一线控制器的慢速单元13被激活，输出较逻辑输入信号略有延迟的单比特逻信号State。设置Clock的频率为f,根据Add_time前D触发器的个数n,可设置最小触发的时间为(n_l)/f。在本发明实施例中，Clock的频率为IKHz，最小触发的时间为2ms，于Add_time = I后1ms，状态切换模块11被复位。在本发明实施例中，该t2时刻为切换点，从t0时刻到t2时刻为一个转换周期Twork,该转换周期Twork在3ms与4ms之间。当逻辑输入信号的下降沿再次到来后，经过稍许延迟后，在t3时刻，一线控制电路的快速单元12再次被激活，Enable = I, 一线控制电路进入第二转换周期,慢速单元13休眠，同时单比特逻辑信号被锁定在“I”。在t3时刻到t4时刻这段取址时间Tadd内，逻辑输入信号只有一个上升沿，因此Add[3:0] = 0001，第一个状态位地址有效，t4时刻为赋值点，赋值模块123此时抓取逻辑输入信号并赋值给第一个状态位地址，令多比特逻辑信号RegO =1。在t5时刻，第二转换周期结束，一线控制电路的快速单元12休眠，慢速单元13激活，此时逻辑输入信号为“0”，单比特逻信号State也随之跳变为“O”。在本实施例中，逻辑输入存在快速变化成分，也存在慢速变化成分。第一个下降沿后，进入时长为Twork的转换周期，逻辑输入在Twork内的信号逻辑变化都属于快速变化，会对应的给出多比特逻辑信号；逻辑输入在转换周期结束后，相比转换周期之前的逻辑状态，仍存在的逻辑变化，属于慢速变化，会对应的给出单比特逻辑信号，直至再次碰到下降沿进入下一个转换周期。图8示出本发明一实施例提供的慢速单元工作时序，为了便于说明，仅示出了与本发明相关的部分。在本发明实施例中，逻辑输入信号的第一个下降沿后，一线控制器快速单元被激活，但由于逻辑输入信号维持“0”的时间大于转换周期Twork，因此一线控制器的取址模块122和赋值模块123都没有工作，输出的多比特逻辑信号Reg[3:0]始终维持原逻辑状态不变，等效于一线控制电路快速单元被屏蔽。单比特逻辑信号State在转换周期Twork结束后跳变为“0”;在逻辑输入跳变为“I”时，单比特逻辑信号State也跟着跳变成“I”。整个工作过程等效于只有一线控制电路的慢速单元在工作，单比特逻辑输出跟随逻辑输入变化，并且下降沿跳变存在约Twork的延迟。本发明实施例提供的一线控制电路可以应用于任何系列的一线控制芯片中。在本发明实施例中，通过具有外部引脚的状态切换单元接收逻辑输入信号，激活快速单元或慢速单元，相应输出多比特逻辑信号或者单比特逻辑信号控制内部电路的多个状态位或者单个状态位，实现一线控制，满足了少量引脚封装芯片的要求，简化了电路的外围应用环境，降低了封装成本。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.ー种ー线控制电路，封装于芯片内部，其特征在于，所述ー线控制电路包括 状态切换単元，其输入端为所述芯片ー引脚，所述状态切換单元对外部逻辑输入信号进行判断，当逻辑输入信号为快速逻辑信号时，将所述ー线控制电路切换到快速模式，对应输出快速激活信号，当逻辑输入信号为慢速逻辑信号吋，将所述一线控制电路切换到慢速模式，对应输出慢速激活信号； 快速単元，包括控制端、输入端、时钟信号端以及反馈输出端，所述控制端与所述状态切换单元的输出端连接，所述输入端与所述状态切换单元的输入端连接，所述时钟信号端与内部电路连接，所述反馈输出端与所述状态切换单元的复位端连接，所述快速单元在接收到快速激活信号时被激活，在时钟信号的作用下对逻辑输入信号的快速变化成分作出响应，控制多个状态位向内部电路输出多比特逻辑信号；以及 慢速单元，其控制端与所述状态切换单元的输出端连接，输入端与所述状态切换单元的输入端连接，所述慢速単元在接收到慢速激活信号时被激活，对逻辑输入信号的慢速变化成分作出响应，控制单个状态位向内部电路输出单比特逻辑信号。
2.如权利要求I所述的电路，其特征在于，所述状态切换单元包括 倒相器INVO、D触发器DFF1、延迟器DelayO以及ニ极管Diode ； 所述倒相器INVO的输入端为所述状态切换単元的输入端，所述倒相器INVO的输出端与所述D触发器DFFl的时钟输入端连接，所述D触发器DFFl的数据输入端连接高电平，所述D触发器DFFl的复位端为所述状态切换単元的复位端，所述D触发器DFFl的数据输出端与所述延迟器DelayO的输入端连接，所述延迟器DelayO的输出端与所述ニ极管Diode的阴极连接，其连接点为所述状态切换単元的输出端，所述ニ极管Diode的阳极接地。
3.如权利要求I所述的电路，其特征在于，所述快速単元包括 计时模块，用于根据时钟信号，输出取址时间并向所述状态切换单元反馈复位信号，所述计时模块的时钟控制端为所述快速単元的时钟信号端，所述计时模块的反馈信号输出端为所述快速単元的反馈输出端，所述计时模块的复位端为所述快速単元的控制端； 取址模块，用于根据取址时间，输出有效状态位地址，所述取址模块的取址时间输入端与所述计时模块的取址时间输出端连接，所述取址模块的时钟输入端为所述快速単元的输入端，所述取址模块的使能端为所述快速単元的控制端； 赋值模块，用于在取址时间下对有效状态位地址赋值，将逻辑输入信号中的快速变化成分转换为多比特逻辑信号，所述赋值模块的取址时间输入端与所述计时模块的取址时间输出端连接，所述赋值模块的地址输入端与所述取址模块的地址输出端连接，所述赋值模块的逻辑信号输入端为所述快速単元的输入端，所述赋值模块的地址反相输入端与取址模块122的次级地址反相输出端连接。
4.如权利要求I所述的电路，其特征在于，所述慢速単元包括 延迟器DelayUMiI Delay2、或非门N0R2以及倒相器INV2 ； 所述延迟器Delayl的输入端为所述慢速单元的输入端，所述延迟器Delayl的输出端与所述延迟器Delay2的输入端连接，所述延迟器Delay2的输出端与所述或非门N0R2的ー个输入端连接，所述或非门N0R2的另ー个输入端为所述慢速单元的控制端，所述或非门N0R2的输出端与所述倒相器INV2的输入端连接，所述倒相器INV2的输出端为所述慢速单兀的输入端。
5.如权利要求3所述的电路，其特征在于，所述计时模块为计数器； 所述计数器的首位数据输入端连接高电平； 所述计数器的时钟输入端为所述计时模块的时钟控制端； 所述计数器的复位端为所述计时模块的复位端； 所述计数器的末位数据反相输出端为所述计时模块的反馈信号输出端； 所述计数器的次末位数据输出端为所述计时模块的取址时间输出端。
6.如权利要求3所述的电路，其特征在于，所述取址模块包括 计数器、倒相器INVl以及或非门NORl ； 所述倒相器INVl的输入端为所述取址模块的取址时间输入端，所述倒相器INVl的输出端与所述或非门NORl的ー个输入端连接，所述或非门NORl的另ー个输入端为所述取址模块的取址时间输入端，所述或非门NORl的输出端与所述计数器的复位端连接，所述计数器的首位数据输入端连接高电平，所述计数器的时钟输入端为所述取址模块的时钟输入端，所述计数器的各位数据输出端为所述取址模块的地址输出端，计数器的首位数据反相输出端悬空，次位数据反相输出端输出地址反向信号。
7.如权利要求3所述的电路，其特征在于，所述赋值模块包括 D触发器DFF10、D触发器DFF11、D触发器DFF12、D触发器DFF13、倒相器INV10、倒相器1附11、倒相器1附12、倒相器1附13、倒相器1附14、三端输入与非门應冊0、三端输入与非门NANDl、三端输入与非门NAND2以及ニ端输入与非门NAND4 ； 所述D触发器DFFlO和D触发器DFFll的数据输入端均为所述赋值模块的逻辑信号输入端，所述D触发器DFF12与所述D触发器DFF13的数据输入端连接并同时与所述倒相器INV14的输出端连接，所述倒相器INV14的输入端为所述赋值模块的逻辑信号输入端，所述D触发器DFF10、D触发器DFFlUD触发器DFF12和述D触发器DFF13的复位端均连接高电平，所述D触发器DFFlO和D触发器DFFlI的数据输出端分别为所述赋值模块的逻辑信号输出端，向内部电路输出多比特逻辑信号RegO、Regl，所述D触发器DFF12和D触发器DFF13的数据反向输出端分别为所述赋值模块的逻辑信号输出端，向内部电路输出多比特逻辑信号Reg2、Reg3，所述三端输入与非门NAND0、三端输入与非门NANDl、三端输入与非门NAND2和ニ端输入与非门NAND4的两个输入端均分别为所述赋值模块的地址输入端和所述取址时间输入端，所述三端输入与非门NAND0、三端输入与非门NANDl和三端输入与非门NAND2的另外ー输入端为所述赋值模块的反相地址输入端，所述三端输入与非门NAND0、三端输入与非门NAND1、三端输入与非门NAND2和ニ端输入与非门NAND3的输出端分别通过所述倒相器INV10、倒相器INVlI、倒相器INV12和倒相器INV13与所述D触发器DFF10、D触发器DFFlUD触发器DFF12和D触发器DFF13的时钟输入端连接。
8.一种采用ー线控制电路的芯片，其特征在于，所述芯片的ー线控制电路为权利要求I至7任一项所述的一线控制电路。
全文摘要
本发明适用于集成电路领域，提供了一种一线控制电路及芯片，包括其输入端为所述芯片一引脚的状态切换单元、快速单元以及慢速单元，所述状态切换单元对外部逻辑输入信号进行判断，输出激活信号控制所述快速单元或所述慢速单元激活，控制多个状态位向内部电路输出多比特逻辑信号或者控制单个状态位向内部电路输出单比特逻辑信号。本发明通过具有外部引脚的状态切换单元接收逻辑输入信号，激活快速单元或慢速单元，相应输出多比特逻辑信号或者单比特逻辑信号控制内部电路的多个状态位或者单个状态位，实现一线控制，满足了少量引脚封装芯片的要求，简化了电路的外围应用环境，降低了封装成本。
文档编号G05B19/04GK102692879SQ20111007345
公开日2012年9月26日 申请日期2011年3月25日 优先权日2011年3月25日
发明者唐晓, 熊江 申请人:炬力集成电路设计有限公司