集成电路芯片和包括其的多芯片系统的制作方法
【专利摘要】一种集成电路芯片包括：测试电路，其适用于执行测试操作，并且产生表示集成电路芯片中是否存在错误的测试结果信号；传输单元，其适用于通过层间通道来传输测试结果信号。在传输单元传输测试结果信号之前，将层间通道预充电至第一电平，而当存在错误时将层间通道驱动至第二电平。
【专利说明】集成电路芯片和包括其的多芯片系统
[0001]相关申请的交叉引用
[0002]本申请要求2013年5月28日提交的申请号为10-2013-0060307的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种集成电路芯片和包括其的多芯片系统，更具体而言，涉及一种便于多芯片系统的测试的技术。
【背景技术】
[0004]当完成制造存储器件，例如，动态随机存取存储器(DRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)以及快闪存储器时，必须执行测试以检查存储器件是否正常地操作。在存储器件的测试中，不仅测试的可靠性是重要的，而且测试在几千万的单元中的高速测试也是重要的。具体地，由于存储器件的开发周期和在装运之前所需的存储器件的测试时间对制造成本具有直接影响，所以测试时间的减少成为制造商之间的生产力和竞争的重要问题。作为用于减少测试时间的方法，可以利用压缩测试(并行测试)。压缩测试执行如下。首先，将相同的数据写入至多个单元，然后通过利用异或门等来读取。当从多个单元中读取相同的数据时，判定通过并表示为‘I’，而当从多个单元中读取到任意一个不同的数据时，判定失败并表示为 ‘O，。
[0005]为了增加存储器的集成度，开始应用包括层叠有多个存储器芯片的三维(3D)结构，来替代现有的二维(2D)结构。由于需要具有高集成度和高容量的存储器，因此可以利用3D层叠结构的存储器芯片来增加容量，并且减小半导体芯片的尺寸，由此改善集成度。作为3D结构，可以应用穿通硅通孔(TSV)结构。TSV结构被视为用于克服传输速度依赖于离模块上的控制器的距离而减小、数据带宽的易损性以及传输速度依赖于封装体的变化而减小的替代方案。TSV结构包括被形成穿过多个存储器芯片的路径、和形成在路径中的电极，以执行层叠的芯片之间的通信。
[0006]当在包括层叠其中的多个存储器芯片的3D存储器系统中执行压缩测试(并行测试)时，利用哪种方法便于压缩测试会是一个重要的问题。
【发明内容】
[0007]各种示例性实施例涉及一种用于测试包括层叠其中的多个存储器芯片或集成电路芯片的多芯片系统的技术。
[0008]根据本发明的一个示例性实施例，一种集成电路芯片包括:测试电路，其适用于执行测试操作并且产生表示集成电路芯片中是否存在错误的测试结果信号；以及传输单元，其适用于通过层间通道来传输测试结果信号，其中，在传输单元传输测试结果信号之前将层间通道预充电至第一电平，而当存在错误时将层间通道驱动至第二电平。
[0009]根据本发明的一个示例性实施例，一种多芯片系统包括多个芯片、和被多个芯片共享的层间通道。每个芯片包括:测试电路，其适用于执行相应芯片的测试操作并且产生表示在相应芯片中是否存在错误的测试结果信号；以及传输单元，其适用于当存在错误时将层间通道驱动至第二电平，而在多个芯片的传输单元传输测试结果信号之前将层间通道预充电至第一电平。
[0010]根据本发明的一个不例性实施例，一种多芯片系统包括多个存储器芯片和多个层间通道。每个存储器芯片包括:测试电路，其适用于压缩多位读取数据，并且产生I位或更多位压缩数据，以及具有根据存储器芯片的数目变化的压缩率；以及通道分配电路，其适用于在多个层间通道之中，分配要传送测试电路的压缩数据的层间通道。
【专利附图】
【附图说明】
[0011]图1是根据本发明的第一示例性实施例的多芯片系统的框图。
[0012]图2是图1中所示的传输单元和预充电单元的电路图。
[0013]图3是说明根据本发明的第二示例性实施例的多芯片系统的框图。
[0014]图4A是说明被包括在封装体中的一个存储器芯片利用的层间通道的视图。
[0015]图4B是说明被层叠在封装体中的两个存储器芯片利用的层间通道的视图。
[0016]图4C是说明被层叠在封装体中的四个存储器芯片利用的层间通道的视图。
【具体实施方式】
[0017]下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于在本发明的不同附图和实施例中相似编号的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
[0018]第一示例件实施例
[0019]图1是根据本发明的第一示例性实施例的多芯片系统的框图。
[0020]参见图1，多芯片系统包括:多个存储器芯片110、120、130以及140，其层叠在半导体封装体100中；以及层间通道CHANNEL〈0:7>，其被存储器芯片110、120、130以及140共享。存储器芯片110、120、130以及140分别包括:核心区域111、121、131以及141，测试电路112、122、132以及142，传输单元113、123、133以及143，以及预充电单元114、124、134以及144，接收单元115、125、135以及145，并串转换单元116、126、136以及146，驱动器117、127,137 以及 147，以及焊盘 118、128、138 以及 148。
[0021]核心区域111、121、131以及141用于将数据储存在存储器芯片110、120、130以及140内部。核心区域111、121、131以及141中的每个可以包括存储器的众所周知的部件，例如，单元阵列、行译码器、列译码器、写入驱动器以及感测放大器。在压缩(并行)测试期间，将具有相同逻辑电平的数据重复地存储在核心区域中。将处于相同逻辑电平的数据重复地储存在核心区域111、121、131以及141中的操作可以通过以下方式来执行:执行多个写入操作，复制储存的数据，或者复制输入数据以将相同的数据写入多个区域。当在压缩(并行)测试期间施加读取命令时，分别从存储器芯片110、120、130以及140的核心区域111、121、131以及141中同时读取多个数据。例如，可以从每个存储器芯片中读取64位数据，即可以读取总计256位数据。
[0022]测试电路112、122、132以及142被配置成分别压缩从核心区域111、121、131以及141中读取的数据Dl〈0:63>、D2〈0:63>、D3<0:63>以及D4〈0:63>，并且产生压缩数据DC1〈0:7>、DC2〈0:7>、DC3〈0:7> 以及 DC4〈0:7>。测试电路 112、122、132 以及 142 分别接收64位数据Dl〈0:63>、D2〈0:63>、D3<0:63>以及D4〈0:63>，将接收的数据压缩，以及产生 8 位压缩数据 DC1〈0:7>、DC2〈0:7>、DC3<0:7> 以及 DC4〈0:7>。压缩数据 DC1〈0:7>、DC2〈0: 7>、DC3〈0: 7> 以及 DC4〈0: 7> 具有表示所有的数据 DKO: 63>、D2〈0:63>、D3〈0:63> 以及D4〈0:63>在压缩之前是否具有相同的电平的信息。例如，当八个数据D1〈0: 7>具有相同的电平时，压缩数据DC1〈0:7>中的压缩数据DC1〈0>具有值‘1’，否则具有值‘O’。此外，当八个数据Dl〈8:17>具有相同的电平时，压缩数据DC1〈1>具有值‘1’，否则具有值‘O’。当压缩数据DC1〈0>具有值‘I’时，其可以表示在存储器单元中不存在错误以将八个数据Dl<0:7>储存在核心区域111中，而当压缩数据DC1〈1>具有值‘ I’时，其可以表示在存储器单元中不存在错误以将八个数据DC1〈8:15>储存在核心区域111中。测试电路112、122、132以及142可以包括多个异或(XOR)门。图1说明测试电路112、122、132以及142压缩8位数据并且产生I位压缩数据(B卩，以8:1的压缩比来压缩数据)的一个实例。然而，可以根据设计来改变压缩比。
[0023]层间通道CHANNEL〈0:7>用于在层叠的存储器芯片110、120、130以及140之中传输压缩数据 DC1〈0:7>、DC2〈0:7>、DC3〈0:7> 以及 DC4〈0:7>。层间通道 CHANNEL〈0:7> 可以被形成具有穿通硅通孔(TSV)。图1说明存储器芯片110、120、130以及140分别产生8位压缩数据0(:1〈0:7>、002〈0:7>、003〈0:7>以及DC4〈0:7>的一个实例。因而，提供八个层间通道 CHANNEL〈0:7>。
[0024]预充电单元114、124、134以及144被配置成将层间通道CHANNEL〈0: 7>预充电至第一电平(例如，‘O’)。在传输单元113、123、133以及143将压缩数据DC1〈0: 7>、DC2〈0: 7>、DC3<0:7>以及DC4〈0:7>传输至层间通道CHANNEL〈0: 7>之前，预充电单元114、124、134以及144对层间通道CHANNEL〈0:7>预充电。图1说明提供有八个层间通道CHANNEL〈0:7>的一个实例。因而，存储器芯片110、120、130以及140中的每个可以包括八个预充电单元。在使能信号EN被去激活时，预充电单元114、124、134以及144将层间通道CHANNEL〈0: 7>预充电至第一电平(例如，‘O’)。由于在使能信号EN被激活时传输单元113、123、133以及143被使能，所以在传输单元113、123、133以及143的操作之前预充电单元114、124、134以及144对层间通道CHANNEL〈0: 7>预充电。
[0025]传输单元113、123、133以及143被配置成将压缩数据DC1〈0:7>、DC2〈0:7>、DC3<0:7>以及DC4〈0:7>传输至层间通道CHANNEL〈0:7>。当通过各个传输单元传输的压缩数据DCKO: 7>、DC2〈0: 7>、DC3〈0: 7>以及DC4〈0: 7>表示存在错误(即，具有值‘O，)时，传输单元113、123、133以及143将层间通道CHANNEL〈0:7>驱动至与第一电平的相反电平相对应的第二电平(例如，‘I’)。此外，当通过各个传输单元113、123、133以及143传输的压缩数据DCKO: 7>、DC2〈0: 7>、DC3〈0: 7>以及DC4〈0: 7>表示不存在错误(即，具有值‘ I’)时，传输单元113、123、133以及143不驱动层间通道CHANNEL〈0: 7>。结果，层间通道CHANNEL〈0>仅当所有的压缩数据D1〈0>、D2〈0>、D3〈0>以及D4〈0>都具有值‘I’时具有电平‘O’，而当压缩数据D1〈0>、D2〈0>、D3〈0>以及D4〈0>中的任意一个具有值‘O，时具有电平‘I’。类似地，层间通道CHANNEL〈1>仅当所有的压缩数据Dl〈l>、D2〈l>、D3〈l>以及D4〈l>都具有值‘I’时具有电平‘O’，而当压缩数据Dl〈l>、D2〈l>、D3〈l>以及D4〈l>中的任意一个具有值‘0’时具有电平‘I’。
[0026]当层间通道CHANNEL〈0:7>中的层间通道CHANNEL〈0>具有电平‘0’时，意味着通过存储器芯片110、120、130以及140产生的所有的压缩数据DC1〈1>、DC2〈1>、DC3〈1>以及DC4〈1>都具有电平‘I’。这表示用于将数据DKO:7>、D2〈0:7>、D3〈0:7>以及D4〈0:7>储存在存储器芯片110、120、130以及140的核心区域111、121、131以及141中的存储器单元对应于通过。类似地，当层间通道CHANNEL〈6>具有电平‘0’时，这意味着由存储器芯片110、120、130以及140产生的所有的压缩数据DC1〈6>、DC2〈6>、DC3〈6>以及DC4〈6>都具有电平‘I’。这表示用于将数据01〈48:55>、02〈48:55>、03〈48:55>以及D4〈48:55>储存在存储器芯片110、120、130以及140的核心区域111、121、131以及141中的存储器单元对应于通过。此外，当层间通道CHANNEL〈1>具有电平‘I’时，意味着由存储器芯片110、120、130以及140产生的压缩数据DC1〈1>、DC2〈1>、DC3<1>以及DC4〈1>中的一个或更多个具有电平‘O’。这表示用于将数据D1〈8:15>、D2〈8:15>、D3〈8:15>以及D4〈8:15>储存在存储器芯片110,120,130以及140的核心区域111、121、131以及141中的存储器单元中的一个或更多个对应于失败。
[0027]接收单元115、125、135以及145、并串转换单元116、126、136以及146和驱动器117、127、137以及147仅在存储器芯片110、120、130以及140之中被设定为主机的存储器芯片110中被使能，且在被设定为从机的存储器芯片120、130以及140中被禁止。在封装体100中的存储器芯片110、120、130以及140之中，仅将一个存储器芯片110设定为主机。此外，当相应的芯片被设定为主机时，信号MS1、MS2、MS3以及MS4中的每个被激活，而当相应的芯片被设定为从机时，信号MS1、MS2、MS3以及MS4中的每个被去激活。在图1中，存储器芯片110被设定为主机，而其他的芯片120、130以及140被设定为从机。因而，仅信号MS1、MS2、MS3以及MS4中的信号MSl被激活。被设定为从机的存储器芯片120、130以及140通过被设定为主机的存储器芯片110与另一个器件(例如，存储器控制器或测试器件)通信。尽管针对各个存储器芯片110、120、130以及140提供了焊盘118、128、138以及148，但是用于与封装体100的外部通信的线(导体)仅与被设定为主机的存储器芯片110的焊盘118连接。
[0028]被设定为主机的存储器芯片110中的接收单元115被配置成接收加载于层间通道CHANNEL<0:7>中的信号，并且将接收的信号传送至并串转换单元116。接收单元115的数目被设定为等于层间通道CHANNEL〈0:7>的数目。并串转换单元116被配置成将从接收单元115中接收的信号R〈0:7>并串转换。并串转换单元116执行并串转换，使得加载于八个线中的信号R〈0:7>被加载于一个线中。并串转换单元116的并串转换结果被传送至驱动器117，并且驱动器117将测试结果通过焊盘118输出至外部。接收单元115、并串转换单元116以及驱动器117响应于信号MSl而被使能/禁止。
[0029]如上所述，将被存储器芯片110至140共享的层间通道CHANNEL〈0:7>预充电至第一电平，具有缺陷的存储器芯片将层间通道CHANNEL〈0:7>驱动至第二电平，而不具有任何缺陷的存储器芯片并不驱动层间通道CHANNEL〈0:7>。因而，包括层叠其中的多个存储器芯片110至140的多芯片系统100可以对所有的存储器芯片110至140同时执行并行测试。
[0030]图1说明存储器芯片110至140层叠在多芯片系统封装体100中。本发明不仅限于包括层叠其中的多个存储器芯片110至140的多芯片系统，也可以被应用于包括层叠其中的不同类型的集成电路芯片的多芯片系统。即，本发明可以被应用于以下情况:任何类型的集成电路芯片层叠在多芯片封装体中，测试电路存在于每个集成电路芯片中，以及从测试电路中产生表示是否存在错误的测试结果信号。
[0031]图2是图1中的传输单元113和预充电单元114的电路图。图2说明在图1的八个传输单元113和八个预充电单元114之中的用于驱动层间通道CHANNEL〈0>的传输单元和预充电单元。
[0032]传输单元113可以包括:反相器201、与非(NAND)门202和PMOS晶体管203。当压缩数据DC1〈0>在使能信号EN被激活成‘I’的状态下具有电平‘0’时，传输单元113将层间通道CHANNEL〈0>驱动至‘I’。
[0033]预充电单元114可以包括反相器205和NMOS晶体管204。当使能信号EN被去激活成‘0’时，预充电单元114将层间通道CHANNEL〈0>预充电至电平‘O’。
[0034]图2说明当压缩数据DC1〈0>表示存在错误时，预充电单元114将层间通道CHANNEL〈0>预充电至电平‘0’，并且传输单元113将层间通道CHANNEL〈0>驱动至电平‘ I’。然而，根据设计可以将预充电单元114的预充电电平设定成‘I’，并且可以将传输单元113的驱动电平设定成‘O’。
[0035]根据本发明的第一实施例，封装体100中的所有存储器芯片110、120、130以及140同时利用层间通道CHANNEL〈0:7>。在以下将描述的本发明的第二实施例中，将层间通道分配至封装体的存储器芯片然后加以利用。
[0036]第二示例件实施例
[0037]图3是说明根据本发明的第二示例性实施例的多芯片系统的框图。
[0038]参见图3，多芯片系统包括:多个存储器芯片310、320、330以及340，其层叠在半导体封装体300中；以及层间通道CHANNEL〈0:7>，其被存储器芯片310、320、330以及340共享。存储器芯片310、320、330以及340分别包括:核心区域311、321、331以及341，测试电路312、322、332以及342，通道分配电路313、323、333以及343，传输单元314、324、334以及344，接收单元315、325、335以及345，并串转换单元316、326、336以及346，驱动器317、327,337 以及 347，以及焊盘 318、328、338 以及 348。
[0039]核心区域311、321、331以及341被配置成将数据储存在各个存储器芯片310、320、330以及340的内部。核心区域311、321、331以及341中的每个可以包括存储器的众所周知的部件，诸如单元阵列、行译码器、列译码器、写入驱动器、感测放大器等。在压缩(并行)测试期间，将具有相同的逻辑电平的数据重复地储存在核心区域中。将处于相同的逻辑电平下的数据重复地储存在核心区域311、321、331以及341中的操作可以通过以下方式来执行:执行多个写入操作，复制储存的数据，或者复制输入的数据以将相同的数据写入多个区域。当在压缩(并行)测试期间施加读取命令时，分别从存储器芯片310、320、330以及340的核心区域311、321、331以及341中同时读取多个数据。例如，可以从每个存储器芯片中读取64位数据，即可以读取总计256位数据。
[0040]测试电路312、322、332以及342被配置成分别压缩从核心区域311、321、331以及341中读取的数据Dl〈0:63>、D2〈0:63>、D3<0:63>以及D4<0:63>,并且产生压缩数据DC1〈0:7>、DC2〈0:7>、DC3〈0:7> 以及 DC4〈0:7>。压缩数据 DC1〈0: 7>、DC2〈0: 7>、DC3〈0: 7> 以及DC4〈0: 7>具有关于所有的相应数据DKO: 63>、D2〈0:63>、D3〈0:63>以及D4〈0:63>是否具有相同的电平的信息。测试电路312、322、332以及342的压缩率根据芯片数目信息N来改变。芯片数目信息N表示层叠在封装体300中的存储器芯片310、320、330以及340的数目。随着芯片数目信息N增加，测试电路312、322、332以及342的压缩率也会增加。表1示出基于芯片数目信息N的压缩率，以及将数据D1〈0:63>、D2〈0:63>、D3〈0:63>以及D4〈0:63>之中的哪些数据压缩以产生压缩数据DC1〈0:7>、DC2〈0:7>、DC3〈0:7>以及DC4〈0:7>。在表I中，X表示从I至4范围的整数。
[0041][表 I]
[0042]
【权利要求】
1.一种集成电路芯片，包括: 测试电路，其适用于执行测试操作，并且产生表示所述集成电路芯片中是否存在错误的测试结果信号；以及 传输单元，其适用于通过层间通道来传输所述测试结果信号， 其中，在所述传输单元传输所述测试结果信号之前，将所述层间通道预充电至第一电平，而当存在错误时将所述层间通道驱动至第二电平。
2.如权利要求1所述的集成电路芯片，其中，当不存在错误时所述传输单元将所述层间通道保持为所述第一电平。
3.如权利要求1所述的集成电路芯片，还包括: 接收单元，其适用于接收所述层间通道的信号，以及 驱动器，其适用于将由所述接收单元接收的信号通过焊盘输出至所述集成电路芯片的外部， 其中，当所述集成电路芯片被设定为主机时，所述接收单元和所述驱动器被使能。
4.如权利要求1所述的集成电路芯片，其中，所述测试电路产生多个测试结果信号， 提供多个传输单元， 提供多个层间通道，以及 所述测试结果信号、所述传输单元以及所述层间通道的数目相同。
5.如权利要求1所述的集成电路芯片，其中，所述集成电路芯片包括存储器芯片，并且所述测试电路通过压缩多位读取数据来产生所述测试结果信号。
6.—种多芯片系统,包括: 多个芯片；以及 层间通道，其被所述多个芯片共享， 其中，每个所述芯片包括: 测试电路，其适用于执行所述相应芯片的测试操作，并且产生表示在所述相应芯片中是否存在错误的测试结果信号；以及 传输单元，其适用于当存在错误时将所述层间通道驱动至第二电平，并且其中在所述多个芯片中的所述传输单元传输所述测试结果信号之前，将所述层间通道预充电至第一电平。
7.如权利要求6所述的多芯片系统，其中，当不存在错误时所述传输单元将所述层间通道保持为所述第一电平。
8.如权利要求6所述的多芯片系统，其中，每个所述芯片包括: 接收单元，其适用于接收所述层间通道的信号；以及 驱动器，其适用于将由所述接收单元接收的信号通过焊盘输出至所述多芯片系统的外部，以及 其中，当所述相应的芯片被设定为主机时所述接收单元和所述驱动器被使能，而当所述相应的芯片被设定为从机时所述接收单元和所述驱动器被禁止。
9.如权利要求8所述的多芯片系统，其中，所述多个芯片中的一个芯片被设定为主机，其他的芯片被设定为从机，并且用于将信号传输至所述多芯片系统的外部的传输线仅与被设定为所述主机的所述芯片的焊盘连接。
10.如权利要求6所述的多芯片系统，其中，所述多个芯片包括: 存储器芯片，以及所述各个芯片中的所述测试电路通过压缩多位读取数据来产生所述测试结果信号。
【文档编号】G11C29/08GK104183276SQ201410060337
【公开日】2014年12月3日 申请日期:2014年2月21日 优先权日:2013年5月28日
【发明者】边相镇 申请人:爱思开海力士有限公司