元件的电阻301。其他与图1同样。
[0031]对第三实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
[0032]若电阻301的电阻值为R1、恒流电路111的电流为II，则式(3)成为:
VDRVG < VDD - 2 X I Vth I—IlXRl (6)
由式(6)可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD —2X I Vth I 一 IlXRl时开始流动电流，开始钳位动作。
[0033]如果这样构成，钳位电平能够通过变更电阻301的电阻值Rl就能简单进行调整。
[0034]如以上说明的那样，第三实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而保护栅极，能够防止破坏。另外，通过变更电阻301的电阻值，能够简单地调整钳位电平。
[0035]〈第四实施方式〉
图4是第四实施方式的稳压器的电路图。与图1的不同点是在PMOS晶体管112的源极与PMOS晶体管113的栅极之间，设置有在各自的源极连接恒流电路411?41η的PMOS晶体管401?40η。其他与图1同样。
[0036]对第四实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
[0037]将PMOS晶体管401?40η的阈值与PMOS晶体管112的阈值同样地设为Vth，则VLS = I Vth I + nX I Vth I = (η + I) X I Vth I，式(3)成为:
VDRVG < VDD - (n + 2) X I Vth I (7)
由式(7)可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD —(η + 2)Χ I Vth I时开始流动电流，开始钳位动作。这样构成时，钳位电平能够通过变更PMOS晶体管401到40η的数量来简单进行调整。
[0038]此外，以PMOS晶体管112和PMOS晶体管401到40η为相同阈值而进行了说明，但并不限于该结构，也可以使用不同阈值的晶体管。而且，作为用作稳压器的例子进行了说明，但不限于稳压器，只要为运算放大电路等的采用输出晶体管的构成的电路，能够采用任何构成的电路。
[0039]如以上说明的那样，第四实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，从而能够不会限制输出晶体管110的驱动性能而保护栅极，并防止破坏。另外，通过变更PMOS晶体管401到40η的数量，能够简单地调整钳位电平。
[0040]<第五实施方式>
图5是第五实施方式的稳压器的电路图。与图1的不同点是除去PMOS晶体管112和恒流电路111，采用进行二极管连接的η个PMOS晶体管501?50η。
[0041]对第五实施方式的稳压器的连接进行说明。PMOS晶体管501到50η以栅极和漏极连接的状态串联连接。PMOS晶体管501的栅极及漏极与输出晶体管110的栅极连接，源极与PMOS晶体管502的栅极及漏极连接。串联连接的第η个PMOS晶体管50η的栅极及漏极与PMOS晶体管113的栅极连接，源极与电源端子101连接。其他与图1同样。
[0042]对第五实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
[0043]将PMOS晶体管501到50η的阈值与PMOS晶体管113的阈值同样地设为Vth，则VLS = (η -1) X I Vth I，式(3)成为:
VDRVG < VDD - nX I Vth I (8)
由式(8)可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD —nX I Vth I时开始流动电流，开始钳位动作。这样构成时，钳位电平能够通过变更PMOS晶体管501到50η的数量来简单进行调整。
[0044]此外，以PMOS晶体管113和PMOS晶体管501?50η为相同阈值而进行了说明，但并不限于该结构，也可以采用不同阈值的晶体管。而且，作为用作稳压器的例子进行了说明，但不限于稳压器，只要为运算放大电路等的采用输出晶体管的构成的电路，能够采用任何构成的电路。
[0045]如以上说明的那样，第五实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而保护栅极，能够防止破坏。另外，通过变更PMOS晶体管501?50η的数量，能够简单地调整钳位电平。
[0046][附图标记说明]
100接地端子
101电源端子 102输出端子 103基准电压电路 104误差放大电路 111、401、40η恒流电路 121电平移位电路。
【主权项】
1.一种稳压器，包括: 电源端子，被输入电源电压； 基准电压电路，输出基准电压； 输出晶体管；以及 误差放大电路，对将所述输出晶体管输出的输出电压分压后的分压电压与所述基准电压之差进行放大并输出，控制所述输出晶体管的栅极， 所述稳压器的特征在于，具备: 钳位电路，设置在所述输出晶体管的栅极与所述电源端子之间；以及电平移位电路，其输入端子与所述输出晶体管的栅极连接，输出端子与所述钳位电路的输入端子连接。
2.如权利要求1所述的稳压器，其特征在于， 所述电平移位电路具备: 恒流电路，其一个端子与所述电源端子连接；以及 第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述恒流电路的另一个端子和所述电平移位电路的输出端子连接，漏极与接地端子连接。
3.如权利要求2所述的稳压器，其特征在于， 所述电平移位电路还具备: 阻抗元件，位于所述恒流电路与所述第一晶体管之间。
4.如权利要求3所述的稳压器，其特征在于， 所述阻抗元件由电阻或进行二极管连接的晶体管构成。
5.如权利要求1所述的稳压器，其特征在于， 所述电平移位电路由串联连接在所述输出晶体管的栅极与所述电源端子之间的、栅极和漏极连接的η个晶体管构成，其中η为2以上的整数， 第一晶体管的栅极和漏极与所述电平移位电路的输入端子连接， 源极与所述电源端子连接的第η晶体管的栅极和漏极，与所述电平移位电路的输出端子连接。
6.如权利要求1所述的稳压器，其特征在于， 所述电平移位电路具备: 第一恒流电路，其一个端子与所述电源端子连接； 第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述第一恒流电路的另一个端子连接，漏极与接地端子连接； 第二恒流电路，其一个端子与所述电源端子连接； 第二晶体管，其栅极与所述第一晶体管的源极连接，源极与所述第二恒流电路的另一个端子连接； 第η恒流电路，其一个端子与所述电源端子连接，其中η为2以上的整数；以及第η晶体管，其栅极与第η — I晶体管的源极连接，源极与所述第η恒流电路的另一个端子和所述电平移位电路的输出端子连接。
7.一种半导体装置，其特征在于，包括: 运算放大电路； 输出晶体管，其栅极与所述运算放大电路的输出连接； 钳位电路，设置在所述输出晶体管的栅极；以及 电平移位电路，其输入端子与所述输出晶体管的栅极连接，输出端子与所述钳位电路的输入端子连接。
8.如权利要求7所述的半导体装置，其特征在于， 所述电平移位电路具备: 恒流电路；以及 第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述恒流电路和所述电平移位电路的输出端子连接。
9.如权利要求8所述的半导体装置，其特征在于， 所述电平移位电路还具备: 阻抗元件，位于所述恒流电路与所述第一晶体管之间。
10.如权利要求9所述的半导体装置，其特征在于， 所述阻抗元件由电阻或进行二极管连接的第二晶体管构成。
11.如权利要求7所述的半导体装置，其特征在于， 所述电平移位电路由串联连接在所述输出晶体管的栅极与电源端子之间的、栅极和漏极连接的η个晶体管构成，其中η为2以上的整数， 第一晶体管的栅极和漏极与所述电平移位电路的输入端子连接， 源极与所述电源端子连接的第η晶体管的栅极和漏极，与所述电平移位电路的输出端子连接。
12.如权利要求7所述的半导体装置，其特征在于， 所述电平移位电路具备: 第一恒流电路，其一个端子与电源端子连接； 第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述第一恒流电路的另一个端子连接，漏极与接地端子连接； 第二恒流电路，其一个端子与所述电源端子连接； 第二晶体管，其栅极与所述第一晶体管的源极连接，源极与所述第二恒流电路的另一个端子连接； 第η恒流电路，其一个端子与所述电源端子连接，其中η为2以上的整数；以及第η晶体管，其栅极与第η — I晶体管的源极连接，源极与所述第η恒流电路的另一个端子和所述电平移位电路的输出端子连接。
【专利摘要】本发明题为稳压器及半导体装置。提供不会限制输出晶体管的驱动性能而能够保护输出晶体管的栅极的具备钳位电路的稳压器。具备电平移位电路，其输入端子与输出晶体管的栅极连接，输出端子与钳位电路的输入连接，钳位电路构成为通过电平移位电路的输出电压进行控制。
【IPC分类】G05F1-56
【公开号】CN104793676
【申请号】CN201510022286
【发明人】富冈勉
【申请人】精工电子有限公司
【公开日】2015年7月22日
【申请日】2015年1月16日
【公告号】US20150205313