用于可管理性引擎背景的控制器链路的制作方法

专利名称：用于可管理性引擎背景的控制器链路的制作方法
技术领域：
本发明的实施例涉及樣败理器的领域，特别是涉Ait信总线。
技术背景在典型的賴L处理器系统中，芯片集变得越来越重要。芯片集可以提供许多功能以支持例:M殳备接口、絲器控制、输A/输出(1/0)控制、电源 管理、#管理、网,口等任务。,孩汰理器系统集成了越^多的 芯片集，设备和芯片集的互载为了一个难题。提供互连总线的^贿技林许多的缺点。例如由PCI专Jli^且(SIG)在 2004年发布的PCI勤出规范U中提供的夕K殳部件互连(PCI) Express这 样的高速接口，即使在没有主动地发送或接收时也需要高功耗。这些总线 接口通常具有高引脚计数，从而需要连接器具有巨大的空间。它们通常使 用通用时钟脉冲源，这导致在关闭电源状态期间m^获得时钟信号。此外， 它们可能具有复杂的通信协议，导致硬件复翻匕。发明内容才財居本发明的第一方面，提供了一种装置，包括第一时钟脉冲源，用于在,总线线路上以第一频率产生第一时钟信 号，所述第一时钟信号与将被传iH^设备的笫一数据同步，所述设备具有 第二时钟脉沖源，它在所述设M送第^^t据时，以第二频率产生与第二数据同步的第二时钟信号，所述第一和第二数据各形成一^^且，所述^i且 是已发送的分组、完成的分組以及^送的分组这三者中的一个，所述第 一和第二频率相互独立并且分别限制在第一和第二频率范围内；以及
队列结构，耦合到所述第一时钟脉冲源以存储在基于信用的流控制策 略中使用的分组。根据本发明的第二方面，提供了一种方法，包括在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号 与将被传送到设备的第一数据同步，所述设备具有第二时钟脉沖源，它在 所述设备传送第二数据时，以第二频率产生与第而数据同步的第二时钟信 号，所述第一和第而数据各形成一分组，所述分组是已发送的分组、完成 的分组以及未发送的分组这三者中的一个，所述第一和第二频率相互独立 并且分别限制在第一和第二频率范围内；以及在队列结构中存储分组，所述分组被用在基于信用的流控制策略中。才財居本发明的第三方面，提供了一种系统，包括主处理器；通过存储器控制器耦合到所述主处理器的存储器，所述务賭器包括多 个双数据率同步动态随机存取存储器装置；耦合到所述主处理器的芯片集，所述芯片集具有主部分和可管理性引 擎(廳)部分，所述芯片集包括接口电路，所述接口电路包括第一时钟脉沖源，用于在銜洛总线线路上以第一频率产生与第一数据 同步的第一时钟信号；以及通所诉链路总线线路耦合到所述芯片集的驻留在ME部分中的设备， 所述设备具有第二时钟脉冲源，它在所述设备发送第二数据时，以第二频 率产生与第二数据同步的第二时钟信号；所述第一和第二数据各形成一分 组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的 一个，所述第一和第二频率相互独立并且分别限制在第一和第二频率范围 内；其中，所述接口电路具有队列结构，用于存—诸在基于信用的流控制策略中使用的分组。参考用于说明本发明实施例的后面的描述以及附图，本发明的实施例将变得更加容易理解。其中图l是示出能够实施本发明一个实施例的系统的图。 图2是示出4M居本发明一个实施例的在两个设备之间的总线互连的图。 图3是示出根据本发明一个实施例的队列结构的图。 图4是示出根据本发明一个实施例的事务排序(ordering)逻辑的图。 图5是示出根据^ML明一个实施例的^^则空闲状态的过程的^^呈图。M实施方式本发明的一个实施例是一种有效的互连总线。第一时钟脉冲源在M 总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与将被传送 到设备的第一数据同步。该设备具有第二时钟脉冲源，它在该设备传送第^!t据时以第二频率产生与第^lt据同步的第二时钟信号。所述第一和第二数据各形成分组，该分组是已发送的(posted)、完成的以及未发送的 (non-posted)分组这三者中的一个。所述第一和第二频率相互独立并且分 别限制在第一和第二频率范围内。队列结构存储在基于信用的伊d空制策略在后面的描述中，阐述了大量特定的细节。但是，可以理解，不M 这些特定细节也能实现本发明的实施例。在其它例子中，为了不模糊对本 说明书的理解，没有示出7>^、口的电路、结构以及技术。本发明的一个实施例可以描述为一个过程，它通常描述为^^呈图、作 业图、结构图或框图。虽然流程图可以按顺序过程来描述操怍，但是许多 操怍可以并行或者并发地#^亍。流程图中的循环或迭代可用单次迭代来描 述。可以理解， 一个循环索引或多个循环索引或者一个计数器或多个计数 器主要用于更新相关联的计数器或者指针。此外，所述操作的顺序可以重 新安排。 一个处理在其操作完成时结束。处理可以对应于方法、程序、过 程等。框图可以包才S笛i^t件、项目、部件、设备、单元、子单元、结构、
方法、处理、函数、才刻乍、功能或者任务等的块或才狭。 一种功能或者操 作可以自动或者手动地执行。本发明的一个实施例是提供具有对于在外设之间通信有用的多种特征 的总线互连技术。这些特征包括低功率、低引脚计数、独立时钟以及中间 带宽 所述总线可作为具有时钟和数据两个信号线路的双向半双工通信链 路来操作，所述时钟和数据以源同步的方式操怍。此外，可以存在平台复位信号。当所述总线连接到两^H殳备时，^s殳备可具有宽变化的不同的 时钟脉冲源。所述总线还可^^双工方式操作。本发明的另一实施例简化 了事务排序规则以提供筒单的设计以及较少的花费而仍然^^与pci标准和PCI Express标准完全兼容，所述PCI标准在2004年由PCI SIG在"传 统PCI 3.0"规范中发布。这可以通it/L许已发送的事务和完成的事务共享 相同的信用(credit) ^t得。本发明的另一实施例是在不^^)两^S殳备之 间的特定消息的杀升下检测空闲状态。

图1是示出能够实祐本发明一个实施例的系统100的图。系统100可 以分为i^几子系统101以及可管理性引擎(ME) 102。系统100包括处理 器单元110,存储器控制器(MC) 120,存储器130，输A/输出控制器(IOC) 140,互连145,输A/输出(1/0)设备147,到147k以珊量^f诸ll^接口 150 械备跳主机子系统101包才诚常在f示准环境中运行的部件。ME 102是^A^ 系统100中的一个完整的子系统，它被狄以提供单独的系统管理和平台 的基于固件的系统特征。ME 102通常不可访问主机子系统101的资源并且 ^i^几子系统101不可访问ME的资源。但是，ME 102可与主机子系统101 以#的方式共享少量资源。这些共享的资源防ii^ ME 102和主冲/li且成部 分之间不"^的访问，以有凌i^M寻ME 102与ii;u子系统101分离。处理器单元110 f^^任意类型体系结构的中:fc^理器，例如^J )超线 程、安全性、网络、数字媒^M支术的处理器、单核处理器、多核处理器、 ^7v式处理器、移动处理器、微控制器、数字信号处理器、超标量处理器、 向量处理器、衫旨令多数据(SMD)计^^几、复杂指令集计算机(CISC)、
精简指令集计^f几(Rise)、超长指令字(VLiw)或';^^体系结构。MC 120 ^]于提供对^f诸器以及输A/输出设备(例如^f诸器130和 IOC140)的控制和配置的芯片集。MC 120可被集成到集成了多种功能的 芯片集上，所述功能例如图形、媒体、单独^U亍方式、主^R^外设总线接 口、存储器控制、电源管理等。MC 120或MC 120中的存储器控制器功能 可以集成到处理器单元110中。在一些实施例中，^f渚器控制器，或者在 处理器单元110内部或者在其外部，可以为处理器单元110中的所有核或 者处理器工作。在另一些实施例中，它可以包括不同的部分，用于为处理 器单元110中的不同的核或者处理器单独工作。MC 120包括^f渚器控制器 电路122和MC ME部分124。存储器控制器电路122提供^j诸器控制功能 以及其它控制功能。MC ME部分124是ME102的一卩分。其可与主机子 系统101以於的方式共享^f诸器控制电路122。MC ME124至少包括ME控制器125、 ME^f诸器126以及密码才;L4狭 127。 MC ME124可以包括其它部件。ME控制器125是可通过M^ff序来 ^a亍管理功能的处理器或者控制器。ME务賭器126可包括随^^^f渚 器(RAM)、闪存或只读务賭器(ROM) ^f斜辨和数据。密石財M狭 127用于加密和解密以及认证信息。它可以支持用于加密和解密的高M口密 标准(AES) 、 AES-密码块链接(CBC) ， Rivest密码4 (RC4)算法。它 可以支持用于认证的^^合希算备1 (SHA-1)、消息分类算法5 (MD5) 以A^合希消息4^正^^马(HMAC)算法。务賭器130务賭系统/R/马和数据。主务賭器130通常利用动态随才;u4 旨賭器(DRAM)、静态随4踏旨賭器(SRAM)或包括那些不必刷 新的任意其它类型的存储器来实现。^^渚器130可包括例如DRAM的多通 道^ff者器设备。DRAM可以是同步DRAM (SDRAM),单数悟率(SDR) SDRAM,扩展数据输出(EDO) DRAM,双数据率(DDR) SDRAM,双 数据率2 (DDR2) SDRAM, Rambus DRAM (RDRAM R)，极限(extreme) 数据率(XDR)或者XDRII。 RDRAM和XDR是Rambus的注册商标。DDR 通过在时钟的上升沿和下降沿均传送数据勒口倍传逸速率，并且可被封装在双列直插iC^f渚器模块(DMM)中。它不需要增加前端总线(FSB)的 频率就能有效地使传i^i4率加倍。DDR2利用例如管芯上(on-die)终止 (termination)等多种技术来清除在芯片、预^i爰冲器以及片夕卜(off-chip) 驱动器上的多余信号噪声，以增加数据速率。片外驱动器可利用校准技术 来校;似皮此之间的微分数据选通。通过校准，针对緩冲器阻抗来优化斜坡 (ramping)电压以减少上升和下降沿的过冲和低冲(over- and undershooting) 。XDR或XDR IH細用于可升级(scalable)的高逸泉到点双向 数才刷言号的微分Rambus信号级(DRSL)以^于向多^S殳备源同步运送 地址和命令信号的Rambus信号级(RSL)。用于务賭器130中的存^诸器i殳 备可在^f可适合的时钟频率下操作，例如100MHz, 133MHz， 166MHz, 266MHz, 333MHz， 400MHz， 1GHz或可升级至8GHz。它可以利用^frf可 封装技^ii行封装，封装技术包括J拟册阵列(BGA) ， DMM,棒(stick) 或模块。务賭器130可以包括没置于平台上的并且具有在处理器地址空间 中的一个地址范围的其它类型的，器设备。IOC 140具有设计用于支持I/O功能的多个功能。IOC 140还可以^ M到芯片集或者与MC 120分离以实现VO功能。IOC 140可以包4射午多 接口和I/0功能，例如夕H殳部件互连(PCI)总线接口，处理器接口，中断 控制器，直接^f渚器存取(DMA)控制器，电源管理逻辑，定时器，系统 管理总线(SMBus)，通用串行总线(USB)接口，海量^[诸器接口，低 引脚计数(LPC)接口，无线互连，直接媒^t矣口 (DM)等。IOC 140包 括]/OME部分160,链路接口电路165，处理器接口空间电路170,以及P 个资源175,到175p。1/OME部分160是ME102的一部分。它管理以安全的方式与处理器子 系统101共享的I/O资源。I/O ME部分160在^的夕hi殳互连空间中梯作。 夕K殳互连空间与夕bi殳部件互连(PCI) ^!^相关联。I/O ME部分160通过 控制器舰162与MC ME部分124连接。控制器,162是ME 102中的 安，洛。它通常消耗4艮低的电能。它具有低引脚计数，通常包括两个信 号， 一个双向时钟信号和一个凄t据信号，以^^一个复j立信号。它具有独立
时钟。控制器敏洛162的带宽是中等的，范围在8兆比特每秒(Mbps)到 66Mbps之间。处理器接口电路no包括在处理器接口空间中运行的电路。处理器单 元no可以通it^理器接口互连或者《絲175来访问处理H"接口空间。在一个实施例中，处理器接口互连175 Ai接媒^4妾口 (DM)互连或者链路。^^4妾口电路165通过控制器^ 各182提供与设备180进行通信的接 口。控制器铋洛182与控制器M 162相似。P个资源175,到175p可以包 括由I/O ME部分160和处理器接口空间电路170共享的任，何资源。P个资 源175,到175p的示例可包括闪存和用于吉比特以太网的i某体访问控制器 (MAC) 。 I/O ME部分160可以包括没有示出的其它部件，例如定时器、 热控制4妾口，电源管理电路，通用I/0设M。互连145提供对夕H殳的接口。互连145可以点到点的或连接到多个设 备。为了清^见，图中没有示出所有互连。可以预期的是互连145可包 括4封可互连或者总线，例如夕K殳部件互连(PCI) ， PCI Express,通用串行 总线(USB),小型计算机系^l妄口 (SCSI)，串行SCSI,以及直接媒体 接口 (DM)等。海量^f诸H4妻口 150连接海量^(诸器设备以^(诸档案信息，例如，代 码，禾辨，文件，数4脉应用。海量^f诸H4妄口可包括SCSI，串行SCSI， 高级技术附件(ATA)(并行和/或串行)，集成设备电路(IDE),增强 型IDE, ATA射且接口 (ATAPI)等。海量刷渚器设备可包括压缩盘(CD) 只读^4者器(ROM) 152，数字3彭页/通用盘(DVD) 153，软驱154,以及 石植驱动器155，磁带驱动器156,以;5Ua可其它的石兹或者iW^i殳备。海 量，器设备提供读^^几器可访问介质的机乱I/O设备147,到147k可包括用于^/f亍I/O功能的4封可I/O设备。I/O设 备147,j 147k的示例包括用于输入设备(如，键盘、鼠标、斩i^求、指示 设备)、媒体卡(如，音频、视频、图形)、网卡以及任何其它的外设控 制器。设备180可以是驻留在ME部分的4^f可设备。它具有接口电路以允许 其通过控制器m 182与例如IOC140 il才羊的i殳^^i^ffi^言。图2是示出才財居本发明的一个实施例的在两^S殳备之间的互连总线255 的图。互连总线255#|鈔各接口电路165连接到设备180。它是图l中所示 的控制器敏洛182的一个实例。链路接口电路165包括时钟脉冲源210，时 钟緩冲器215,数据緩冲器220， ^^各和物理层230，事务层240以及空闲 #^则器250。设备180包括时钟脉沖源260,时钟缓冲器265,数据缓冲器 270, ^ 各和物SJ:275，事务层280，以及空闲抬3则器290。互连总线255包括时钟线路256以及数据线路257。在一个实施例中， 互连总线255以半双工方式进4甜喿作，在该方式中总线在一个时刻仅在一 个方向上传输数据。在另一实施例中，可存在两条总线，*都具有与互 连总线相同的结构，以全双工方式才剩乍。在另一实施例中，时钟信号 可^皮^v凄封居，以在单个^Jii^f亍传丰lr。时钟脉沖源210可以是^f可适合的时钟-脉沖源，如晶体振荡器或者环 形振荡器。它通过时钟緩冲器215在时钟銜洛256上以第一频率产生第一 时钟信号。时钟信号与通过数据緩沖器220传输到设备180的数据同步。同样，时钟脉冲源260可以是<封可适合的时钟脉冲源，如晶a荡器 或者环形振荡器。它通过时钟緩冲器265在时钟銜洛256上以第二频率产 生第二时钟信号。当设备180传输数据时，第二时钟信号与被传输到接口 165 的数椐同步。时钟界jo中源210和260可以不同并il^目互独立。第一和第二频率也可 以相5i虫立并且分别在第一和第二频率范围内。第一频率范围从大约8MHz 到66MHz而第二频率范围从大约BMHz到266MHz。通过在设备之间引 入频率范围宽变化的不同的并且独立的时钟脉沖源，可以不必利用精确的 技术，如昂贵且耗电大的锁相环路。它可以在基于信用的^4空制策略下， 通iiJ&测两^H殳备之间的^^且的消库沐生成来实现。当两^S殳备165和180 相互通信时，它们拟目同的频率范围内运行。这可以通过软件进4預己置。从《錄接口电路165或^i殳备180传输的数据或消息形成^^且。分组
可以是已发送的、完成的以及;^送的分组这三者中的一个。已发送的、 完成的以^L^送的分组可与在PCI Express事务中定义的那些^^JL4目似。 例如，消息和一些写事务可被发送，意味着写请求(包括数据)*^送， 而从请求者的角>1^看，在请求^L^送出出日端口事务就结束。t絲和物理层230扭/f亍链接或互连任务，例如去串行化，串行化，解 码，纠4射企查以及产生，链4封中裁等。事务层240在事务iO'讨Am斜乍。它包括事务排序逻辑242，队列结构 244，以及部件特定逻辑246。事务排序逻辑242提供用于加强简化的事务 排序规则的逻辑。队列结构244 ##用于^i空制策略的^^IL。 ^i空制策略 可以M于信用的控制策略，它类似于用在PCI Express协议中的控制策略。 部件特定逻辑246包4甜A/^目关设备的特定功能的电路。空闲招二则器250 ;^;则互连总线255上的空闲状态，而不需凌*在连《^到 互连总线255的设备之间的特定消息来传送它们空闲的事实。空闲状态一 种状态，在该状态中，链路或总线255上的^&""i殳^^都没有^^TT传送的 东西并且两个设备都准^f吏总线ii^更低的功率状态。当互连总线255用 在半双工方式时，空闲检测器250检测空闲状态。它包括用于实现j企测空 闲状态的过程的逻辑。它包括接收标志，无iM可时在当前设备从其它设备 接4t5iWS可事务时，该标志l^皮设置。时钟脉冲源260、时钟緩冲器265、数据緩沖器270、 ^!^和物理层275、 事务层280以及空闲检测器290可与接口 165中的对应的单;U目似。两个 设备可不包斜目同的通信接口单元。事务层280可包括事务排序逻辑282、 队列结构284以及部件特定逻辑286，它们与事务层240中相应的部件相似。图3是示出才財居本发明一个实施例的队列结构244的图。队列结构244 可通过《il^和物理层230以及时钟緩冲器215连接到时钟脉冲源210。队列 结构244包括去4各式器310、已发送和完成队列320、已发送和完成信用分 酉己计数器325、极送队列330、狄i^孑言甩计凄t器335、传输队列340、 格式器345、消费信用计凄t器350、信用分配360以及^U空制逻辑370。去格式器310将从f鈔各和物般230接收的^i且去格式并且分为两类。
第一类包括已发送的和完成的分组。第二类包括^送的分组。已发送和完成队列320存^t第一类中的分组。极送队列330存储第二类中的分组。 已发送和完成信用分配计数器325将4^1发送和完成队列320中的接收 的已发送和完成分組的数量的第一接收信用进行累加。；^送信用计数器 335将43^^送队列330中的接收的^C送^^且的数量的第二4妄收信用 进行累加。第"^第^^妄收信用形成接收信用并被传输到设备180。信用分 配寄存器360存+射殳备180的4妾收j言用的更新限制。传输队列340存储用于传输的传输分组。格式器345对从传输队列340 读出的分组进#^式化，并将经格式化的分^HiLit^^^各和物理层230。消 费信用计数器350脊R^传输队列340中的传输分组的数量的传输信用 进行累加。^i空制逻辑370利用信用限制360和消费信用计数器350来才Wta4空 制逻辑。结果然后纟皮转发到部件特定逻辑246。通常，^fe制iC辑遵循用于 PCI Express中的相同的;JU空制逻辑。图4是示出才財居本发明一个实施例的事务排序表400的图。事务排序 表400包4舌已;^il"i貪求^亍410、 ^j^i青求4亍420、完成行430、已发送请 求列440、 ^jl送请求"0以戏成列恥0。事务排序表恥0为事务排序提 供简化的规则。在事务排序中，可以阻止或者通过^M或事务。当没有足 够的信用传输时，^^H/事务^l皮阻止。当^^il/事务可以通过^f各在之前被接收的另一^^/事务以前被转发时，^ia/事务被通过。jHi^卜，当^ia/事务 A和B是4拔的^is/事务且^ia/事务A被断言为下一个^^i/事务时，分纟il/事务A被称作通过^^H/事务B。规则允许或者禁4行上的一事务通过在列上的另一事务。表中的NO指示对应行的事务不能通iW应列的事务。例如，行410 和列440在NO条目Ji^目交。该NO条目指示已发送请求^fMi树过另 一已发送请求。作为另一示例，行430和列450在YES条目Ji^目交。因此， 允许完成事务通it^送请求。因为已发送分组和完成分组共享同一队列，所以这些类型的分组的事
务排序规则相同。事务排序规则仅允许已发送的请求或完成的事务通过未 发送的请求。规则禁止已发送的请求或完成的事务通过另 一已发送的请求 或完成的事务。规则还禁止未发送的请求通过另一已发送的请求，另一未 发送的请求或完成的事务。图5是示出根据本发明一实施例的^;则空闲状态的过程500的力f^呈图。 从START开始，过程500占用总线作为主设备(步骤510)。主设备是当前占有总线并且驱动时钟信号或者传输数据的设备。接着，过程500 完M送挂起事务(步骤520)。然后，过程500扭^亍至另一没备的总线交 接(hand"Off)(步骤530)。总线交接是在必要时传递总线占有权以允许 其它设M递数据。接着，过程500确^否存^/人其它设备回到当前设备的总线交接(步 骤540)。若否，则过程500确狄否4t^一^^且(步骤545)。若否，则 过程500返回到步骤540。否则，过程500设置接收标记(步骤550)并返 回到步骤540。若存在来自其它设备的总线交接，则过程500确^_否存在 才拔事务(步骤560)。若是，则过程500返回到步骤520以完^j^送4拔 事务。否则，过程500确定接收标记是否被设置(步骤570)。若接收标^^皮设置，则过程500清除接收标记(步骤580)并返回到步 骤530以扭行至其它设备的总线交接。否则,、过程500 ii7v空闲状态(步 骤590)，然后结束。本发明的实施例的单元可通过硬件、固件、软件或它们的任意结合来 实现。术语"硬件"通常指具有物理结构的单元，如电子的、电磁的、光 的、光电的、机械的、机电部件、组件或设备等。术语"软件"通常指逻 辑结构、方法、过程、程序、例程、处理、算法、规则、函数、表达式等。 术语"固件，，通常指逻辑结构、方法、过程、程序、例程、处理、算法、 规则、函数、表达式等，其被实现或者^v到硬件结构(如，闪存)中。 固件的示例可包括孩"V马、可写控制M、 ^i扁程结构。当在软件或固件 中实现时，本发明实施例的单元实质是用于拟亍必务f壬务的f^马段。软件/ 固件可包括在才A/f亍本发明一个实施例中描述的操作的实际代码或者模仿或
仿真^喿作的代码。程序或代戶马段可^f诸在处理器或者机器可读介质中，或
者在传输介质上通过包含在载波中的计算^Jt据信号或由载波调制的信号 来进行传输。"处理器可读或可访问介质"或"机器可读或可访问介质" 可包括<封可可以存储、传输或传送信息的介质。处理器可读或机器可访问
介质的例子包括电路、半导^f渚器设备、只读存储器(ROM)、闪存、 可擦除ROM (EROM)、可擦除可编程ROM (EPROM)、软盘、压缩盘 (CD)ROM、光盘、硬盘、光纤介质、射频^l^等。计算才;ul^居信号可包 括可以通过传输介质传播的^f封可信号，传#^质例如电子网络通道、光纤、 空气、电磁、RF #^各等。代/^殳可以通过例如因特网、企业内部网等计算 机网络进行下载。机器可访问介质可以包含在制造的物品中。机器可访问 介质可包括数据，当被机器访问时所述数据引起机器才M亍上面描述的操怍。 机器可访问介质还可包括&^其中的程序^/马。程序f^马可包括用于执 行上面描述的操作的机器可读代码。这里的术语"数据"指为了机器可读 目的而被编码的4封可类型的信息。因此，它可包括考呈序，代码，数据，文 件等。
本发明的所有或者部分实施例可以由硬件、软件或固件或者它们的结 合来实现。硬件、软件或固件单元可具有相互耦合的若干模块。硬件单元 可通过机械的、电子的、光的、电磁的或者任意的物理连4鈕禹合到另一模 块。软件才狭可通过函数、过程、方法、子《辨、或者子例程调用、跳转、 链接、^!史、变量以及变元4专递、函凝:返回等l^^到另一才势夹。软件冲M 津給到另一才狭以接收变量、^!丈、变元、指针等，和/或以产生或传递结 果、更新变量、指针等。固件4狄通iiJi述硬件和软件^^方法的任意组 合拟給到另一才狭。硬件、软件或者固件才狭可以l給到另一硬件、软 件或者固件模块的任何一个。模块还可以是软件驱动程序或者与平台上运 行的*#系统进行交互的接口。才狭还可以是硬件马区动器，用于对硬^H殳 备进行配置、设置、初始化、发送以及接收数据。装置可包括硬件、软件 和固件4狭的任意结合。
虽然根据若干实施例描述了本发明，但是本领域的技术人员会理解， 本发明并不限制于所描述的实施例，而是可在所附权利要求的精神和范围 内进4tf多改和变化。因此，该描述被认为^Jf释性的而非限制性的。
权利要求
1.一种装置，包括第一时钟脉冲源，用于在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与将被传送到设备的第一数据同步，所述设备具有第二时钟脉冲源，它在所述设备传送第二数据时，以第二频率产生与第二数据同步的第二时钟信号，所述第一和第二数据各形成一分组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的一个，所述第一和第二频率相互独立并且分别限制在第一和第二频率范围内；以及队列结构，耦合到所述第一时钟脉冲源以存储在基于信用的流控制策略中使用的分组。
2. 权利要求l所述的装置，其中，所述第一时钟信号与所述第一数据 分离。
3. 权利要求l所述的装置，其中，所述第一时钟信号和所述第一数据 ^A^所述^^各总线《姊中。
4. 权利要求1所述的装置，其中，所述第一频率范围从大约8MHz 到66MHz而所述第二频率范围从大约32MHz到266MHz。
5. 权利要求l所述的装置，其中，所述队列结构包括第一队列，用于^f诸接收的已发送的和多成的^ia;第二队列，用于^f诸接收的^^送的^^且；第一接收信用计数器，M^到所述第一队列，用于将^^在所述第一 队列中的所述接收的已发送和完成的分组的数量的第一接收信用进行累 加；第J^I妄收信用计数器，4給到所述第二队列，用刊夸f(^所述第二 队列中的所述接收的^送的分组的数量的第二接收信用进行累力。，所述 第一和第二信用形成将被传送到所述设备的接收信用；以及信用卩艮制，用于更新所述设备的接收信用的限制。
6. 权利要求5所述的装置，其中所述队列结构还包括传输队列，存储用于传输的传输分组；以及 消费信用计数器，津給到所述传输队列，将^J^所述传输队列中的 所述传输^l且的数量的传输信用进行累加。
7. 权利要求6所述的装置，其中，所i^于信用的流控制策略是基于 所述传l射言用和信用限制的。
8. 权利要求5所述的装置，还包拾事务排序逻辑，^^到所述队列结构，用于实施筒化的事务排序^!J'J， 所述事务排序MJ'J允许已发送的和完成的事务共享同"H言用。
9. 权利要求8所述的装置，其中，所述事务排序逻辑允许已发送的请 求或完成的请求通过a送请求，禁止已发送的请求或完成的请求通过另 一已发送的或完成的请求，以及禁止a送的请求通过另一U送的请求。
10. 权利要求l所述的装置，还包括空闲冲企测器，用于检测所述銜洛总线线路上的空闲状态，而不使用发 向或来自所述设备的特定消息。
11. 权利要求10所述的装置，其中，所述空闲检测器包括 接收标记，当4t^分组并且至其它设备的总线交接发生时所述接收标"^皮设置，当不存在将将^C^送的M事务并且存在来自其它设备的总线交接时，所述接收标ie^皮清除。
12. 权利要求ll所述的装置，其中，在来自其它装置的总线交^^不存在将^^送的挂起事务且所述接收标i己被清除时，所述空闲状态被检 测到来。
13. —种方法，包4舌在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号 与将被传送到设备的第一数据同步，所述设备具有第二时钟脉冲源，它在 所述设M送第二^t据时，以第二频率产生与第二教据同步的第二时钟信 号，所述第一和第二数据各形成一分组，所述分组是已发送的分组、完成 的分组以及^送的分组这三者中的一个，所述第一和第二频率相互独立 并且分别限制在第一和第二频率范围内；以及 在队列结构中^H诸^^且，所述^ia^^]在基于信用的流控制策略中。
14. 权利要求13所述的方法，其中，产生所述第一时钟信号包括将所 述第一时钟信号与所述第一数据分离。
15. 权利要求13所述的方法，其中，产生所述第一时钟信号包括将所述第一时钟信号和所^一数据^在所述飽f各总线线路中。
16. 权利要求13所述的方法，其中，所述第一频率范围从大约8MHz 到66MHz而所述第二频率范围从大约32MHz到266MHz。
17. 权利要求13所述的方法，其中，在所述队列结构中存储^^且包拾 将接收的已发送和完成的分组^f诸在第一队列中； 将接收的a送的分组^l在第二队列中；将^C4在所述第一队列中的所述接收的已发送的和完成的分组的数量 的第一接收信用进行累加；将4议在所述第二队列中的所述接收的表义送的分组的数量的第二接 收信用进4亍累力口，所述第一和第二信用形成将被传送到所述设备的接收信 用；以及在信用P艮制中更新所#置的接收信用的限制。
18. 权利要求17所述的方法，其中，在所述队列结构中存储^^且还包括将用于传输的传输^^且^f诸在传输队列中；以及 将代表在所述传输队列中的所述传输分组的数量的传输信用进行累加。
19. 权利要求18所述的方法，其中，所、i^于信用的^4空制策略A^ 于所ii传IIH言用和所述信用卩艮制的。
20. 权利要求17所述的方法，还包括实施简化的事务排序规则，所述事务排序规则允许已发送的和完成的 事务共享同"H言用。
21. 权利要求20所述的方法，其中，实施简化的事务排序规则包括允许已发送的请4Ul完成的请^ititt^送的请求； 禁止已发送的请求或完成的请求通过另 一已发送的或完成的请求；以及禁止^^送的i青4it过另一^送的请求。
22. 权利要求13所述的方法，还包括检测所述銜洛总线线路上的空闲状态，而不利用发向或来自所述设备的特定消息。
23. 权利要求22所述的方法，其中，^^则包拾当j)t^^ia并JL^其它设备的总线交接发生时设置接收标记；以及 当不存在将^l送的a^事M"且存在来自其它设备的总线交接时， 清除所述接收标记。
24. 权利要求23所述的方法，其中，4&则空闲状态包括在来自其它设备的总线交接之后不存在辨^tl送的挂起事务i^斤述接 收标i^皮清除时，4企测到所述空闲状态。
25. —种系统，包括-. 主处理器；通过^ft器控制器^^到所述主处理器的存储器，所述存储器包括多个双数据率同步动态随才;u4^f诸器装置；l給到所i^处理器的芯片集，所述芯片集具有主部#可管理性引 擎(ME)部分，所述芯片集包括接口电路，所述接口电路包括第一时钟脉冲源，用于在^总线线路上以第一频率产生与第一数据 同步的第一时钟信号；以及通i^斤述食絲总线^^給到所述芯片集的驻留在ME部分中的设备， 所述设备具有第二时钟脉沖源，它在所述设备传送第二数据时，以第二频 率产生与第^^li据同步的第二时钟信号；所述第一和第二4t据各形成一分 组，所述分组是已发送的分组、完成的分组以及未发送的分组这三者中的 一个，所述第一和第二频率相互独立并且分别P艮制在第一和第二频率范围内；其中，所述接口电聘4有队列结构，用于^H诸在基于信用的流控制策略中使用的分组。
26. 权利要求25所述的系统，其中，所述第一频率范围从大约8MHz 到66MHz而所述第二频率范围从大约32MHz到266MHz。
27. 权利^"求25所述的系统，其中，所述接口电路还包括 事务排序逻辑，^^到所述队列结构，用于实施简化的事务排序^J'J，所述事务排序^J'J允许已发送的和完成的事务共享同^^言用。
28. 权利要求27所述的系统，其中，所述事务排序逻辑允许已发送的 请求或完成的请求通过U送的请求，禁止已发送的请求或完成的请求通 过另 一已发送的请求或完成的请求，以及禁止^J^送的请4it过另 一未发 送的请求。
29. 权利要求25所述的系统，其中，所述接口电路还包括 空闲检测器，用于检测所述,总线线路上的空闲状态，而不^J ]发向或来自所述设备的特定消息。
全文摘要
本发明的一个实施例是一种有效的互连总线。第一时钟脉冲源在链路总线线路上以第一频率产生第一时钟信号，所述第一时钟信号与传送到设备的第一数据同步。该装置具有第二时钟脉冲源，它在所述装置传送第二数据时以第二频率产生与第二数据同步的第二时钟信号。所述第一和第二数据各形成一分组，该分组是已发送的分组、完成的分组以及未发送的分组这三者中的一个。所述第一和第二频率相互独立并且分别限制在第一和第二频率范围内。队列结构存储在基于信用的流控制策略中使用的分组。
文档编号G06F13/42GK101149726SQ200710170130
公开日2008年3月26日 申请日期2007年9月20日 优先权日2006年9月20日
发明者K·瓦迪韦卢, M·亨萨克 申请人:英特尔公司