1.一种方法，包括：
在应用处理器(AP)处将数据的字节串行化；
跨总线的单个通道向动态随机存取存储器(DRAM)元件传送数据的经串行化字节；以及
在所述DRAM元件处从所述总线的所述单个通道接收数据的所述经串行化字节。
2.如权利要求1所述的方法，其特征在于，进一步包括在所述DRAM元件处将数据的所述经串行化字节解串行化。
3.如权利要求2所述的方法，其特征在于，进一步包括在先进先出(FIFO)缓冲器中存储数据的经解串行化字节。
4.如权利要求1所述的方法，其特征在于，进一步包括，将来自数据的所述经解串行化字节的数据加载到所述DRAM元件的存储器阵列中。
5.如权利要求1所述的方法，其特征在于，进一步包括，在AP处将数据的一个以上其他字节串行化；以及
在所述总线的不同通道上向所述DRAM元件发送数据的所述一个以上其他字节。
6.如权利要求5所述的方法，其特征在于，进一步包括，基于存在多少数据的一个以上其他字节来改变所使用的所述不同通道的数目。
7.一种存储器系统，包括：
通信总线，其包括多个数据通道和命令通道；
应用处理器(AP)，包括：
串化器；
操作地耦合到所述通信总线的总线接口；以及
控制系统，其配置成使得所述串化器将数据的字节串行化并且通过所述总线接口向所述通信总线传递数据的所述经串行化字节；以及
动态随机存取存储器(DRAM)系统，其包括：
操作地耦合到所述通信总线的DRAM总线接口；
解串器，其配置成从所述DRAM总线接口接收数据并将所接收到的数据解串行化；以及
存储器阵列，其配置成存储由所述DRAM元件接收到的数据。
8.如权利要求7所述的存储器系统，其特征在于，所述DRAM元件进一步包括先进先出(FIFO)缓冲器，其配置成在经解串行化的数据加载到所述存储器阵列中之前存储所述经解串行化的数据。
9.如权利要求7所述的存储器系统，其特征在于，所述通信总线进一步包括时钟通道。
10.如权利要求9所述的存储器系统，其特征在于，所述时钟通道是所述命令通道。
11.如权利要求7所述的存储器系统，其特征在于，所述控制系统配置成在所述多个数据通道上发送数据并且基于所计算的将所述数据发送给所述DRAM元件所要求的带宽来改变数据通道的数目。
12.如权利要求7所述的存储器系统，其特征在于，所述AP进一步包括锁相环来创建时钟信号。
13.一种应用处理器(AP)，包括：
串化器；
操作地耦合到通信总线的总线接口；以及
控制系统，其配置成使得所述串化器将数据的字节串行化并且通过所述总线接口向所述通信总线的单个通道传递数据的所述经串行化字节。
14.如权利要求13所述的AP，其特征在于，进一步包括锁相环来创建时钟信号，所述时钟信号由所述总线接口使用。
15.如权利要求13所述的AP，其特征在于，所述总线接口配置成处理与所述通信总线相关联的多个数据通道。
16.如权利要求15所述的AP，其特征在于，所述总线接口配置成耦合到通信通道，所述通信通道配置成接收时钟信号和命令与地址信号。
17.如权利要求16所述的AP，其特征在于，所述通信通道配置成携带所述时钟信号和所述命令与地址信号二者。
18.如权利要求15所述的AP，其特征在于，所述控制系统配置成在所述多个数据通道中开启和关闭通道。
19.一种动态随机存取存储器(DRAM)系统，其包括：
操作地耦合到通信总线的DRAM总线接口；
解串器，其配置成从所述DRAM总线接口接收数据并将所接收到的数据解串行化；以及
存储器阵列，其配置成存储由所述DRAM元件接收到的所述数据。
20.如权利要求19所述的DRAM元件，其特征在于，所述DRAM总线接口配置成从所述通信总线接收多个数据通道。
21.如权利要求20所述的DRAM元件，其特征在于，所述多个数据通 道中的一者包括时钟通道。
22.如权利要求20所述的DRAM元件，其特征在于，所述多个数据通道中的一者包括命令通道。
23.如权利要求19所述的DRAM元件，其特征在于，进一步包括先进先出(FIFO)缓冲器，所述FIFO缓冲器连接到所述解串器并且配置成从所述解串器接收经解串行化的数据。
24.如权利要求23所述的DRAM元件，其特征在于，所述FIFO缓冲器进一步配置成将数据加载到所述存储器阵列。