用于对非易失性存储设备执行读取操作的方法

专利名称：用于对非易失性存储设备执行读取操作的方法
技术领域：
本发明涉及一种用于对非易失性存储设备执行读取操作的方法，并且尤其涉及一 种能够改进读取操作的可靠性的、用于对非易失性存储设备执行读取操作的方法。
背景技术：
在非易失性存储设备的读取操作中，可以通过向被电耦合到选择的串的位线施加 预充电电压、向被电耦合到选择的存储单元的字线施加读取电压并且感测预充电位线的电 压电平的变化，来读取数据。图1是用于图示已知的非易失性存储设备的问题的剖视图。参照图1，非易失性存储设备包括在半导体衬底10上形成的多条字线WL0到 WLn (其中n是自然数)。多条字线WL0到WLn被形成在源选线SSL和漏选线DSL之间。多 条字线WL0到WLn、源选线SSL和漏选线DSL中的每条都具有这样的结构，在该结构中，在半 导体衬底10上形成栅绝缘层12、浮置栅14、电介质层16和控制栅18。在于源选线SSL和 漏选线DSL中形成的电介质层16的每个的一部分中形成接触孔，由此把浮置栅14和控制 栅18电耦合。此外，在源选线SSL与多条字线WL0到WLn之间、在多条字线WL0到WLn之 间以及在多条字线WL0到WLn与漏选线DSL之间的半导体衬底10中形成结区10a。作为一个例子，描述了关于被耦合到字线中的第三字线WL2的存储单元的读取操 作。在非易失性存储设备的读取操作中，如上所述，向被电耦合到要读取的存储单元 的位线施加预充电电压。向被电耦合到未选择的存储单元的字线WL1到WLn施加通过电压， 并且向被电耦合到选择的存储单元的第三字线WL2施加读取电压。如果所选存储单元是编程的单元并且被施加到所选择的第三字线WL2的读取电 压电平低于编程的单元的阈值电压，那么在所选存储单元下面没有形成沟道。在这种情况 下，在向源选线SSL施加导通电压之前，被电耦合到源选线SSL的源选晶体管保持在关断状 态。据此，在源选晶体管下面也没有形成沟道。如上所述，如果源选晶体管和所选存储单元 都处于关断状态，那么可能出现在关断区域之间电压电平上升的沟道升压现象。参照图1， 在源选线SSL和第三字线WL2之间的半导体衬底10中可能出现沟道升压。然而，在朝着漏 选线DSL的半导体衬底10中不出现沟道升压。这是因为向漏选线DSL施加导通电压，以便 把位线BL的电压转送到有源区。如上所述，如果其中出现沟道升压的区域和其中没有出现沟道升压的区域存在于 相同的串中，那么可能在其中出现沟道升压的区域和其中没有出现沟道升压的区域之间形 成高电场，因此可能产生热电子‘e’。特别地是，由于热电子‘e’可能渗透到朝着源选线SSL的方向靠近所选存储单元的存储单元中，因此存储单元的阈值电压分布可能会变动。即，由 于热电子‘e’的渗入，所以可能对被耦合到第二字线WLl的存储单元执行不想要的软编程 操作。如果如上所述阈值电压变动，那么不仅可能改变存储单元的数据，而且可能增加 存储单元的阈值电压分布的宽度，这可能会降低特别是多级单元(MLC)的可靠性
发明内容

依照一个或多个实施例，在读取操作期间，可以抑制出现沟道升压。据此，可以防 止出现热电子，并且可以防止源于所产生的热电子的存储单元的阈值电压分布的变动。在依照第一实施例的用于对非易失性存储设备执行读取操作的方法中，向所有字 线顺序地施加通过电压。被施加到在所有字线当中选择的字线的通过电压被改变为读取电 压。读取电压被施加到所选择的字线。读取被耦合到所选择字线的存储单元的数据。在依照第二实施例的用于对非易失性存储设备执行读取操作的方法中，对选择的 位线预充电。通过电压被顺序施加到所有字线，并且同时，读取电压被施加到选择的字线。 读取被耦合到所选字线的存储单元的数据。在包括存储单元的存储块中，在向所有字线顺序地施加通过电压之后，读取电压 被施加到所选择的字线。把通过电压改变为读取电压并且向选择的字线施加读取电压包括对已经施加了 通过电压的所选字线进行放电并且向所选字线施加读取电压。向所有字线施加通过电压包括从邻近于漏选线的字线到邻近于源选线向字线顺 序地施加通过电压。以IOns到10000ns的延迟时间向所有字线顺序地施加通过电压。所有字线被分成各个组，每个组包括一条或更多条字线，并且通过电压被施加到 每个组。在依照第三实施例的用于对非易失性存储设备执行读取操作的方法中，形成均包 括一条或多条字线的多个字线组。通过电压被顺序地施加到所有字线组的所有字线。被施 加到在所有字线当中选择的字线的通过电压被改变为读取电压，并且向选择的字线施加读 取电压。读取被耦合到所选择字线的存储单元的数据。在依照第四实施例的用于对非易失性存储设备执行读取操作的方法中，形成均包 括多条字线的多个字线组。通过电压被顺序施加到所有字线组的所有字线，并且同时，读取 电压被施加到所选择的字线。读取被耦合到所选择字线的存储单元的数据。把通过电压改变为读取电压并且向选择的字线施加读取电压包括对已经施加了 通过电压的所选字线进行放电并且向所选字线施加读取电压。向所有字线施加通过电压包括依照从漏选线到源选线的字线组的次序向所有字 线施加通过电压。以IOns到10000ns的延迟时间向所有字线顺序地施加通过电压。在依照第五实施例的用于对非易失性存储设备执行读取操作的方法中，对选择的 位线预充电。在对选择的位线预充电之后，同时向所有字线施加通过电压。被施加到从所 有字线中选择的字线的通过电压被改变为读取电压，并且向选择的字线施加读取电压。读取被耦合到所选择字线的存储单元的数据。在依照第六实施例的用于对非易失性存储设备执行读取操作的方法中，向所有字 线同时施加通过电压。对选择的位线预充电。被施加到在所有字线当中选择的字线的通过 电压被改变为读取电压，并且向选择的字线施加读取电压。读取被耦合到所选择字线的存 储单元的数据。当向所有字线施加通过电压时，漏选 晶体管和源选晶体管均导通。当把施加到选 择的字线的通过电压改变为读取电压并且向选择的字线施加读取电压时，关断源选晶体管。当施加通过电压时，漏选晶体管和源选晶体管均导通。把通过电压改变为读取电压并且向选择的字线施加读取电压包括在读取存储单 元的数据之前关断源选晶体管，当选择的字线的电压电平达到读取电压电平时再次导通源 选晶体管。把通过电压改变为读取电压并且向选择的字线施加读取电压包括对已经施加了 通过电压的所选字线进行放电继而向所选字线施加读取电压。在依照第七实施例的用于对非易失性存储设备执行读取操作的方法中，读取电压 被施加到选择的字线，并且同时，通过电压被施加到其余字线。对选择的位线预充电。读取 被耦合到所选择字线的存储单元的数据。当施加读取电压或通过电压时，漏选晶体管和源选晶体管均导通。在所述方法中，通过向字线施加读取电压或通过电压来把选择的串的沟道电耦合 到字线，然后关断源选晶体管。读取存储单元的数据包括估算所选存储单元的阈值电压的变动并继而感测被耦 合到所选存储单元的所选位线的电压变化。


图1是用于图示已知的非易失性存储设备的问题的剖视图；图2是非易失性存储设备的电路图；图3是用于图示依照第一实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；图4是用于图示依照第二实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；图5是用于图示依照第三实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；图6是用于图示依照第四实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；图7是用于图示依照第五实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；图8是用于图示依照第六实施例的用于对非易失性存储设备执行读取操作的方 法的时序图；以及图9是用于图示依照第七实施例的用于对非易失性存储设备执行读取操作的方法的时序图。
具体实施方式
以下，将参考附图详细描述本公开的一些实施例。提供了附图以便使那些本领域 普通技术人员能够理解本公开的实施例的范围。图2是非易失性存储设备的电路图。非易失性存储设备包括存储单元阵列200、位线选择部件210和页面缓冲器220， 在图2中只示出了页面缓冲器220的一部分。存储单元阵列200包括多个串对STe和STo。可以依照串的位置把串分为偶数串 STe或奇数串STo。例如，编号为偶数的串可以成为偶数串STe，并且编号为奇数的串可以成 为奇数串STo。从而，并行交替地布置偶数串STe和奇数串STo。每个串具有相同的配置。 作为一个例子下面将描述偶数串STe。漏选晶体管DST被耦合到偶数串STe的漏端，并且源选晶体管SST被耦合到其源 端。在漏选晶体管DST和源选晶体管SST之间串联耦合多个存储单元FO到Fn (其中η是自 然数)。耦合到不同串的各漏选晶体管DST的栅端被耦合在一起，由此形成漏选线DSL。耦 合到不同串的各源选晶体管SST的栅端被耦合在一起，由此形成源选线SSL。此外，耦合到 不同串的各存储单元FO到Fn的栅端被耦合在一起，由此分别形成多条字线WLO到WLn (其 中η是自然数)。漏选晶体管DST的漏端被耦合到位线。偶数串STe被电耦合到偶数位线 BLe，且奇数串STo被电耦合到奇数位线BLo。位线选择部件210包括在偶数位线BLe和第一节点Dl之间耦合的第三开关N3、 在偶数位线BLe和奇数位线BLo之间串联耦合的第一和第二开关m和N2以及在奇数位线 BLo和第一节点Dl之间耦合的第四开关N4。可以使用NMOS晶体管实现第一到第四开关m 到N4中的每个。在第一和第二开关附和N2之间施加电压VIRPWR。第一开关附响应于 偶数放电信号DISe来动作，并且第二开关N2响应于奇数放电信号DISo来动作。第三开关 N3响应于偶数选择信号SELBLe来动作，并且第四开关N4响应于奇数选择信号SELBLo来动 作。在图2中，只示出了页面缓冲器220的一部分，以便描述与此公开有关的部分。页 面缓冲器220包括在第一节点Dl和感测节点SO之间耦合的第五开关N5和在电源电压 (VDD)和感测节点SO之间耦合的预充电开关P1。可以使用NMOS晶体管实现第五开关N5， 并且可以使用PMOS晶体管实现预充电开关Pl。第五开关N5响应于感测信号PBSENSE来动 作，并且预充电开关Pl响应于预充电信号PRECH_b来动作。下面更详细地描述使用以上电 路的读取操作。图3是用于图示依照第一实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。参照图2和3，向所有字线顺序地施加通过电压(Vpass)，其中向选择的字线施加 通过电压，然后在通过电压被改变为读取电压(Vread)之后执行读取操作。例如，下面将描 述要读取的存储单元被耦合到偶数位线BLe的情况。非易失性存储设备的读取操作包括感测节点SO被预充电的第一区段Tl、位线被 预充电的第二区段T2、通过电压被施加到字线的第三区段T3、电压被施加到沟道的第四区段T4、读取电压被施加到选择的字线的第五区段T5、执行估算操作的第六区段T6和数据被 感测的第七区段Τ7。在第一区段Tl中，感测节点SO被预充电。更详细地，通过向预充电开关Pl施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关Ρ1。当导通预充电开关Pl时，电源电 压(vdd)被转送到感测节点S0，由此对感测节点SO预充电。在第二区段T2中，位线被预充电。更详细地，施加第一电压(Vl)电平的感测信号 PBSENSE,由此导通第五开关N5。在选择偶数位线BLe的情况下，导通第三开关N3，并且关 断第四开关N4。从而，感测节点SO和偶数位线BLe被电耦合在一起，因此偶数位线BLe被 预充电。在第三区段T3中，施加字线电压。更详细地，逻辑高电平的电压被施加到漏选线 DSL,由此导通漏选晶体管DST。此时，逻辑低电平的电压被施加到源选线SSL，以使源选晶 体管SST保持在关断状态。接下来，向所有字线WLn到WLO (其中η是自然数)顺序地施加 通过电压(Vpass)。由于导通漏选晶体管DST并且从而经由位线向相应的串施加电压，所以通过电压 (Vpass)优选从邻近漏选晶体管DST的字线WLn开始被顺序施加到字线。例如，通过电压 (Vpass)可以施加到第η字线WL，并且在特定的延迟时间DL过去之后，它可以被施加到第 (η-1)字线WLn-1。延迟时间DL可以被设置为IOns到10000ns。这里，‘ns’指的是纳秒 (艮P，时间单位)。当向所有字线WLn到WLO顺序地施加通过电压(Vpass)时，相应串的所 有沟道可以被电耦合在一起。同时，所有字线可以被分为多个组GrO到Gr J (其中J是自然 数)，每组包括两条或更多条字线。在这种情况下，通过电压(Vpass)可以被施加到每组的 所有字线。第四区段T4是沟道连接区段。通过电压(Vpass)被施加到所有字线WLO到WLn持 续特定的时段。优选地是，每个存储单元导通，并且它保持在导通状态中持续特定时段，以 致所有沟道被电耦合在一起。例如，在1000ns到10000ns时间期间，通过电压(Vpass)可 以被施加到所有字线WLO到WLn，以致可以统一地形成沟道。在第五区段T5中，施加读取电压(Vread)。在向选择的存储块内的所有字线施加 通过电压(Vpass)之后，已经被施加到所选字线(即，耦合到要读取的存储单元的字线)的 通过电压(Vpass)被改变为读取电压(Vread)。例如，在第(n_l)字线WLn_2 (假定第一字线 为WL0)是选择的字线的情况下，读取电压(Vread)被施加到已经施加了通过电压(Vpass) 的第(η-1)字线WLn-2。或者，在已经施加通过电压(Vpass)的所选字线被放电之后，可以 向所选字线SEL施加读取电压(Vread)。可以说第一到第四区段是其中统一地形成选择的 串的沟道的区段，并且第五到第七区段是其中读取选择的存储单元的数据的区段。第六区段T6是估算区段。更详细地，当降低已经被施加到所选字线WLn-2的通过 电压(Vpass)的电压电平时，因此通过电压(Vpass)被改变为读取电压(Vread)，逻辑高电 平的电压被施加到源选线SSL。在因为选择的存储单元的阈值电压分布电平为高而关断单 元的情况下，可以产生沟道升压。为了防止此问题，在执行估算操作的同时导通源选晶体管 SST0或者，当在第五区段T5中读取电压(Vread)被施加到所选字线时，逻辑高电平的电压 可以被施加到源选线SSL。感测信号PBSENSE从逻辑 高电平被改变为逻辑低电平，且然后被 施加到第五开关N5。
在地电压(例如，0V)被施加到共用源线CSL的状态中，可以依照选择的存储单元的数据来改变被预充电的偶数位线BLe的电压电平。例如在选择的存储单元是擦除单元ER 的情况下，偶数位线BLe的电压电平可被降低。同时在选择的存储单元是编程的单元PGM 的情况下，偶数位线BLe的电压电平维持逻辑高电平。电压电平由于漏泄电流可能被略微 降低。第七区段T7是感测区段。施加第二电压(V2)电平的感测信号PBSENSE。S卩，页面 缓冲器220与已经被估算的偶数位线BLe被电耦合在一起，并且页面缓冲器220通过感测 偶数位线BLe的电压电平变化来读取所选存储单元的数据。图4是用于图示依照第二实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。参照图2和4，所有字线被分为多个字线组GrO到Grk (其中k是自然数)，每组包 括一条或更多条字线。通过电压(Vpass)优选被施加到每个字线组的所有字线。特别地是， 在通过电压(Vpass)被施加到选择的字线SEL继而被施加到所有字线之后，施加到所选字 线SEL的通过电压(Vpass)被改变为读取电压(Vread)，然后执行读取操作。例如，下面将 描述要读取的存储单元被耦合到偶数位线BLe的情况。非易失性存储设备的读取操作包括感测节点SO被预充电的第一区段Tl、位线被 预充电的第二区段T2、通过电压被施加到字线的第三区段T3、沟道相连接的第四区段T4、 施加读取电压的第五区段T5、执行估算操作的第六区段T6和感测数据的第七区段T7。在第一区段Tl中，感测节点SO被预充电。更详细地，激活预充电信号PRECH_b以 便导通预充电开关P1。从而，感测节点SO被预充电。在第二区段T2中，位线被预充电。更详细地，感测信号PBSENSE被激活为第一电 压(Vl)电平。在选择偶数位线BLe的情况下，导通第三开关N3，并且关断第四开关N4。从 而，感测节点SO和偶数位线BLe被电耦合在一起，因此偶数位线BLe被预充电。在第三区段T3中，施加字线电压。更详细地，逻辑高电平的电压被施加到漏选线 DSL,由此导通漏选晶体管DST。此时，逻辑低电平的电压被施加到源选线SSL。接下来，向 字线组Grk到Gro (其中k是自然数)顺序地施加通过电压(Vpass)。特别地是，由于导通 漏选晶体管DST，所以通过电压(Vpass)优选从邻近漏选晶体管DST的字线组开始被顺序 地施加到各字线组。更详细地，通过电压(Vpass)被同时施加到在第k字线组Grk中包括 的所有字线。在特定的延迟时间DL过去之后，通过电压(Vpass)被同时施加到在第(k-1) 字线组Grk-I中包括的所有字线。如果通过电压(Vpass)如上所述被顺序地施加到所有字 线组，那么沟道可以被容易地电耦合在一起。延迟时间DL可以被设置为IOns到10000ns。 这里，‘ns’指的是纳秒(S卩，时间单位)。当通过电压(Vpass)被顺序地施加到所有字线组 Grk到GrO时，偶数位线BLe的预充电电压被施加到选择的串的各沟道。在第四区段T4中，各沟道相互连接。尽管即便在第三区段中沟道被电耦合在一 起，不过可以通过维持特定的时段把沟道更有效地耦合在一起。更详细地，在通过电压 (Vpass)被施加到所有字线组GrO到Grk的状态中，尽管逻辑低电平的电压被施加到源选 线SSL，不过没有出现沟道升压。更详细地，通过电压(Vpass)被施加到在所有字线组GrO 到Grk中包括的所有字线WLO到WLn持续特定时段。优选地是，在沟道可被充分地耦合在 一起的时间期间，施加通过电压(Vpass)。例如，可以施加通过电压(Vpass)持续1000ns到10000ns。在第五区段T5中，施加读取电压。更详细地，向被电耦合到要读取的存储单元的 所选字线SEL施加读取电压(Vread)。例如在要读取的所选字线SEL被包括在第(k_2)字 线组Grk-2中的情况下，读取电压(Vread)而不是已经被施加到所选字线SEL的通过电压 (Vpass)被施加到所选字线SEL。此时，通过电压(Vpass)继续被施加到在第(k_2)字线组 Grk-2中所包括的、除所选字线SEL之外的未选择的字线Unsel，并且通过电压(Vpass)也 继续被施加到其它字线组的字线。或者，当读取电压(Vread)被施加到所选字线SEL时，在 对所选字线SEL进行放电之后可以施加读取电压(Vread)。如上所述，由于在把选择的串的所有沟道耦合在一起之后施加读取电压(Vread)， 所以可以防止在字线组GrO到Grk下面出现沟道升压。据此，可以抑制出现热电子，这是因 为在所选串的阱区内没有产生电场差异。此外，由于可抑制出现热电子，所以可防止存储单 元的阈值电压分布的变动。第六区段T6是估算区段。更详细地，通过向第五开关N5施加其电压电平已经被 改变为逻辑低电平的感测信号PBSENSE，并且向源选线SSL施加逻辑高电平的电压，来导通 源选晶体管SST。此时，地电压(例如，0V)被施加到共用源线CSL。在估算区段中，通过电 压(Vpass)继续被施加到未选择的字线组Grk、Grk-1和Grk_3到GrO的字线，并且读取电 压(Vread)继续被施加到所选字线SEL。在被耦合到所选字线SEL的存储单元是擦除的单 元或者存储单元的阈值电压电平低于读取电压的情况下，所述存储单元导通。从而，偶数位 线BLe的电压降低(ER)。同时，在被耦合到所选字线SEL的存储单元的阈值电压电平高于 读取电压的情况下，存储单元被关断。从而，偶数位线BLe的电压保持不变(PGM)。第七区段T7是感测区段。向第五开关N5施加第二电压(V2)电平的感测信号 PBSENSE。从而，偶数位线BLe与页面缓冲器220的感测节点SO被电耦合在一起，并且页面 缓冲器220通过对感测节点SO的电压电平的变化进行感测来读取所选存储单元的数据。图5是用于图示依照第三实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。参照图2和5，非易失性存储设备的读取操作包括感测节点SO被预充电的第一区 段T1、位线被预充电的第二区段T2、电压被施加到字线的第三区段T3、电压被施加到沟道 的第四区段T4、执行估算操作的第五区段T5和感测数据的第六区段T6。在第一区段T1中，感测节点S0被预充电。更详细地，通过向预充电开关P1施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关P1。当导通预充电开关P1时，电源电 压(Vdd)被转送到感测节点S0，由此对感测节点S0预充电。在第二区段T2中，位线被预充电。更详细地，施加第一电压(VI)电平的感测信号 PBSENSE,由此导通第五开关N5。在选择偶数位线BLe的情况下，导通第三开关N3，并且关 断第四开关N4。从而，感测节点S0和偶数位线BLe被电耦合在一起，因此偶数位线BLe被 预充电。在第三区段T3中，电压被施加到字线。更详细地，逻辑高电平的电压被施加到漏 选线DSL，由此导通漏选晶体管DST。此时，逻辑低电平的电压被施加到源选线SSL，以致 源选晶体管SST保持关断状态。接下来，驱动电压顺序地施加到所有字线。这里，读取电 压(Vread)被施加到选择的字线SEL，并且通过电压(Vpass)被施加到其余未选择的字线Unsel。由于导通漏选晶体管DST并且从而经由位线向相应的串施加电压，所以通过电压 (Vpass)优选从邻近漏选晶体管DST的字线WLn开始顺序地施加到字线。例如，通过电压 (Vpass)可被施加到第n字线WLn，并且在特定的延迟时间DL过去之后，它可以被施加到 第(n-1)字线WLn-1。延迟时间DL可以被设置为10ns到10000ns。这里，‘ns’指的是纳 秒(即，时间单位)。当向所有字线WLn到WL0顺序地施加通过电压(Vpass)或读取电压 (Vread)时，相应串的沟道可以被容易地耦合在一起。 第四区段T4是沟道连接区段。通过电压(Vpass)被施加到所有字线WL0到WLn 持续特定的时段。优选地是，每个存储单元导通，并且它保持导通状态持续特定时段，以致 所有沟道被电耦合在一起。例如，在1000ns到10000ns时间期间，通过电压(Vpass)可以 被施加到所有字线WL0到WLn，以致可以统一地形成沟道。第五区段T5是估算区段。更详细地，逻辑高电平的电压被施加到源选线SSL，以便 由此导通源选晶体管SST。同时，感测信号PBSENSE的电压电平被改变为逻辑低电平并且被 施加到第五开关N5。在地电压(例如，0V)被施加到共用源线CSL的状态中，可以依照选择的存储单 元的数据来改变被预充电的偶数位线BLe的电压电平。例如在选择的存储单元是擦除的 单元或者存储单元的阈值电压电平低于读取电压的情况下，偶数位线BLe的电压电平降低 (ER)。同时，在选择的存储单元的阈值电压电平高于读取电压的情况下，偶数位线BLe的电 压电平保持逻辑高电平(PGM)。第六区段T6是感测区段。向第五开关N5施加第二电压(V2)的感测信号PBSENSE。 即，页面缓冲器220与已经被估算的偶数位线BLe被电耦合在一起，并且页面缓冲器220通 过感测偶数位线BLe的电压电平变化来读取所选存储单元的数据。图6是用于图示依照第四实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。参照图2和6，所有字线被分为多个字线组GrO到Grk(k是自然数)，每组包括一 条或更多条字线，并且电压被顺序地施加到每个字线组的所有字线。这里，在包括选择的字 线SEL的字线组中，读取电压(Vread)被施加到所选字线SEL，并且通过电压(Vpass)同时 被施加到该字线组中未选择的字线Unsel。与此同时，通过电压(Vpass)被同时施加到不包 括所选字线SEL的字线组的所有字线。例如，下面将描述要读取的存储单元被耦合到偶数 位线BLe的情况。非易失性存储设备的读取操作包括感测节点SO被预充电的第一区段T1、位线被 预充电的第二区段T2、电压被施加到字线的第三区段T3、沟道被耦合在一起的第四区段 T4、执行估算操作的第五区段T5和感测数据的第六区段T6。在第一区段T1中，感测节点SO被预充电。更详细地，通过向预充电开关P1施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关P1。响应于此，电源电压(Vdd)被转 送到感测节点S0，由此对感测节点SO进行预充电。在第二区段T2中，位线被预充电。更详细地，施加第一电压(VI)电平的感测信号 PBSENSE,由此对偶数位线BLe预充电。例如，在选择偶数位线BLe的情况下，可以导通第三 开关N3，并且可以关断第四开关N4。从而，感测节点SO和偶数位线BLe被电耦合在一起，因此偶数位线BLe被预充电。在第三区段T3中，电压被施加到字线。更详细地，逻辑高电平的电压被施加到漏 选线DSL，由此导通漏选晶体管DST。此时，施加到源选线SSL的电压保持逻辑低电平。接下 来，向字线组Grk到GrO (其中k是自然数)顺序地施加驱动电压(通过电压或读取电压)。 优选地是，通过电压(Vpass)被施加到字线组Grk到GrO中未选择的字线Unsel，并且读取 电压(Vread)被施加到所选字线SEL。由于导通漏选晶体管DST，所以驱动电压(通过电压或读取电压)优选从邻近漏 选晶体管DST的字线组开始被顺序地施加到字线。更详细地，通过电压(Vpass)被同时施 加到在第k字线组Grk中包括的所有字线。接下来，在特定的延迟时间DL过去之后，通过 电压(Vpass)被同时施加到在第(k-1)字线组Grk-1中包括的所有字线。特别地是，在包 括所选字线SEL的字线组Grk-2中，读取电压(Vread)被施加到所选字线SEL，并且通过电 压(Vpass)被同时施加到其余未选择的字线Unsel。在字线组之间的延迟时间DL被设置为 10ns到10000ns。这里‘ns’ ( S卩，时间单位)指的是‘纳秒’。如果驱动电压(通过电压或 读取电压)如上所述被顺序地施加到所有字线组Grk到GrO，那么选择的串的各沟道可以被 容易地电耦合在一起，并且可以抑制出现沟道升压。在第四区段T4中，其中电压被施加到在所有字线组中包括的所有字线的状态保 持不变。更详细地，通过电压(Vpass)或读取电压(Vread)被施加到在所有字线组GrO到 Grk中包括的所有字线WL0到WLn持续特定的时段。优选地是，在沟道可以被充分电耦合在 一起的时段施加电压(Vpass)或(Vread)。例如，优选地是，在1000ns到10000ns的时间期 间施加电压(Vpass)或(Vread)。第五区段T5是估算区段。更详细地，其电压电平已经被改变为逻辑低电平的感测 信号PBSENSE被施加到第五开关N5，并且逻辑高电平的电压被施加到源选线SSL，由此导通 源选晶体管SST。此时，地电压(例如，0V)被施加到共用源线CSL。在估算区段中，通过电 压(Vpass)继续被施加到未选择的字线组Grk、Grk-l和Grk_3到GrO的所有字线，并且读取 电压(Vread)继续被施加到所选字线SEL。在被耦合到所选字线SEL的存储单元的阈值电 压电平高于读取电压(Vread)的情况下，沟道电压保持不变，这是因为所选择的存储单元 被关断。即，偶数位线BLe的电压电平保持不变(PGM)。同时，在被耦合到所选字线SEL的 存储单元是擦除的单元ER或者存储单元的阈值电压低于读取电压(Vread)的情况下，因为 所选的存储单元导通，所以沟道的电压电平降低。即，偶数位线BLe的电压电平降低(ER)。第六区段T6是感测区段。第二电压(V2)的感测信号PBSENSE被施加到第五开关 N5，由此把页面缓冲器220的感测节点S0和偶数位线BLe电耦合。据此，页面缓冲器220 可以通过感测页面缓冲器220的感测节点S0的电压电平变化来读取所选存储单元的数据。图7是用于图示依照第五实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。参照图2和7，在对所选择的位线预充电之后，通过电压被同时施加到所有字线。 接下来，已经被施加到选择的字线的通过电压被改变为读取电压，然后执行读取操作。例 如，下面将描述要读取的存储单元被耦合到偶数位线BLe的情况。非易失性存储设备的读取操作包括感测节点S0被预充电的第一区段T1、位线被 预充电的第二区段T2、通过电压被施加到字线的第三区段T3、施加读取电压的第四区段T4、执行估算操作的第五区段T5和感测数据的第六区段T6。在第一区段T1中，感测节点SO被预充电。更详细地，通过向预充电开关P1施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关P1。响应于此，电源电压(Vdd)被转 送到感测节点S0，由此对感测节点SO进行预充电。在第二区段T2中，位线被预充电。更详细地，激活第一电压(VI)电平的感测信号 PBSENSE。例如，在选择偶数位线BLe的情况下，可以导通第三开关N3，并且可以关断第四开 关N4。从而，感测节点SO和偶数位线BLe被电耦合在一起，因此偶数位线BLe被预充电。在第三区段T3中，电压被施加到字线。更详细地，通过电压(Vpass)被同时施加到 所有字线WL0到WLn，由此把沟道电耦合。此时，逻辑高电平的电压被施加到漏选线DSL和 源选线SSL，由此导通漏选晶体管DST和源选晶体管SST。特别地是，由于导通源选晶体管 SST，所以尽管通过电压(Vpass)被同时施加到所有字线也可以防止出现沟道升压。这里， 通过电压(Vpass)优选在1000ns到10000ns时间期间被施加到所有字线WL0到WLn，以便 保持沟道。如上所述，由于通过电压(Vpass)被施加到所有字线WL0到WLn，所以可以把沟 道电耦合在一起。此外，由于导通源选晶体管SST，所以可以防止出现沟道升压。在第四区段T4中，施加读取电压。向被电耦合到要读取的存储单元的选择的字线 SEL施加读取电压(Vread)。更详细地，已施加到所选字线SEL的通过电压(Vpass)被改变 为读取电压(Vread)，然后向所选字线SEL施加读取电压(Vread)。或者，在已施加了通过 电压(Vpass)的所选字线SEL被放电之后，可以向所选字线SEL施加读取电压(Vread)。此 时，其电平已改变为逻辑低电平的电压被施加到源选线SSL。BP,由于在把沟道电耦合之后 施加读取电压(Vread)，所以可防止出现沟道升压。据此，因为还可以抑制出现热电子，所以 可防止存储单元的阈值电压分布的变动。此时，通过电压(Vpass)继续被施加到其余未选 择的字线Unsel。第五区段T5是估算区段。更详细地，其电压电平已改变为逻辑低电平的感测信 号PBSENSE被施加到第五开关N5，并且逻辑高电平的电压被施加到源选线SSL，由此导通源 选晶体管SST。此时，地电压(例如，0V)被施加到共用源线CSL。在估算区段中，通过电压 (Vpass)继续被施加到所有未选择的字线，并且读取电压(Vread)继续被施加到所选字线 SEL。在被耦合到所选字线SEL的存储单元的阈值电压电平高于读取电压(Vread)的情况 下，偶数位线BLe的电压被维持(PGM)，这是因为所选择的存储单元被关断。同时，在被耦 合到所选字线WLn-2的存储单元是擦除的单元ER或者存储单元的阈值电压低于读取电压 (Vread)的情况下，因为所选的存储单元导通，所以偶数位线BLe的电压电平降低(ER)。第六区段T6是感测区段。第二电压(V2)的感测信号PBSENSE被施加到第五开关 N5，由此把页面缓冲器220的感测节点SO与偶数位线BLe电耦合。据此，页面缓冲器220 可以通过感测页面缓冲器220的感测节点SO的电压电平变化来读取所选存储单元的数据。图8是用于图示依照第六实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。在用于操作读取操作的方法中，在通过向所有字线同时施加通过电压把沟道电耦 合之后，读取电压被施加到选择的字线。下面将更详细地描述读取操作。参照图2和8，非易失性存储设备的读取操作包括感测节点S0被预充电的第一区 段T1、沟道被耦合在一起的第二区段T2、位线被预充电的第三区段T3、施加读取电压的第
14四区段T4、执行估算操作的第五区段T5和感测数据的第六区段T6。在第一区段T1中，感测节点SO被预充电。更详细地，通过向预充电开关P1施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关P1。当导通预充电开关P1时，电源电 压(Vdd)被转送到感测节点S0，由此对感测节点SO预充电。在第二区段T2中，通过电压(Vpass)被同时施加到所有字线WL。当通过电压 (Vpass)被施加到所有字线WL时，在被耦合到字线WL的存储单元下面，沟道被电耦合在一 起。此时，通过向漏选线DSL和源选线SSL施加逻辑高电平电压来导通漏选晶体管DST和 源选晶体管SST。在地电压(Vss)已经被施加到共用源线CSL的情况下，位线被放电和复 位。在第三区段T3中，偶数位线BLe被预充电。当第一电压(VI)的感测信号PBSENSE 被施加到第五开关N5时，把已经被预充电的感测节点SO与偶数位线BLe电耦合在一起，因 此偶数位线BLe被预充电。在这种情况下，由于导通源选晶体管SST，所以偶数位线BLe被 缓慢地预充电。在第四区段T4中，读取电压(Vread)被施加到选择的字线SEL。优选地，当已被施 加到源选线SSL的逻辑高电平的电压被改变为逻辑低电平继而被施加到源选线SSL时，读 取电压(Vread)被施加到所选字线SEL。更详细地，代替已被施加到所选字线SEL的通过电 压(Vpass)，读取电压(Vread)被施加到所选字线SEL。或者，已施加了通过电压(Vpass) 的所选字线SEL可以被放电，并且然后读取电压(Vread)可以被施加到所选字线SEL。在这 种情况下，由于在所有沟道被耦合到选择的串的状态中施加读取电压(Vread)，所以可以抑 制出现沟道升压。据此，由于可以阻止出现热电子，所以可防止存储单元的阈值电压分布的 变动。在这种情况下，通过电压(Vpass)继续被施加到其余未选择的字线Unsel。第五区段T5是估算区段。更详细地，其电压电平已经从逻辑高电平被改变为逻辑 低电平的感测信号PBSENSE被施加到第五开关N5，并且逻辑高电平的电压被施加到源选线 SSL，由此导通源选晶体管SST。此时，地电压(例如，0V)被施加到共用源线CSL。在估算区 段中，通过电压(Vpass)继续被施加到未选择的字线Unsel，并且读取电压(Vread)继续被 施加到所选字线SEL。当导通源选晶体管SST时，依照被耦合到所选字线SEL的存储单元的 数据状态来改变偶数位线BLe的电压电平。例如，在被耦合到所选字线SEL的存储单元的 阈值电压电平高于读取电压的情况下，因为所选择的存储单元被关断，所以沟道电压被维 持(PGM)。同时，在被耦合到所选字线SEL的存储单元是擦除的单元或者存储单元的阈值电 压低于读取电压的情况下，因为所选的存储单元导通，所以沟道的电压电平降低(ER)。在第六区段T6中，在完成对所选存储单元的估算后，第二电压(V2)的感测信号 PBSENSE施加到第五开关N5，由此把页面缓冲器220的感测节点SO与偶数位线BLe电耦合。 据此，页面缓冲器220可以通过感测页面缓冲器220的感测节点SO的电压电平变化来读取 所选存储单元的数据。图9是用于图示依照第七实施例的用于对非易失性存储设备执行读取操作的方 法的时序图。在操作读取操作的方法中，在通过向所有字线同时施加通过电压或读取电压把沟 道电耦合之后，执行读取操作。下面将更详细地描述该方法。参照图2和9，非易失性存储设备的读取操作包括感测节点S0被预充电的第一区段T1、沟道被耦合在一起的第二区段T2、位线被预充电的第三区段T3、施加读取电压的第 四区段T4、执行估算操作的第五区段T5和感测数据的第六区段T6。在第一区段T1中，感测节点SO被预充电。更详细地，通过向预充电开关P1施加 逻辑低电平的预充电信号PRECH_b来导通预充电开关P1。当导通预充电开关P1时，电源电 压(Vdd)被转送到感测节点S0，由此对感测节点SO预充电。在第二区段T2中，通过电压(Vpass)被施加到未选择的字线Unsel，并且读取电压 (Vread)被同时施加到选择的字线SEL。此时，逻辑高电平的电压被施加到漏选线DSL和源 选线SSL，由此导通漏选晶体管DST和源选晶体管SST。尽管通过电压(Vpass)或读取电压 (Vread)被施加到字线WL，不过因为漏选和源选晶体管DST和SST均导通，所以不会出现沟
道升压。在第三区段T3中，偶数位线BLe被预充电。更详细地，施加第一电压(VI)电平的 感测信号PBSENSE。从而，已经被预充电的感测节点SO和偶数位线BLe被电耦合在一起，因 此偶数位线BLe被预充电。在这种情况下，由于导通源选晶体管SST，所以偶数位线BLe被 缓慢地预充电。在第四区段T4中，已被施加到源选线SSL的电压被改变为逻辑低电平继而被施加 到源选线SSL，由此关断源选晶体管SST。在这种情况下，可以确保偶数位线BLe的预充电 电平具有足够用于读取操作的电平。尽管源选晶体管SST已经被关断并且在所选存储单元 下面的沟道通过施加到所选字线SEL的读取电压(Vread)被去激活，不过因为沟道已经被 电耦合，所以可以阻止出现沟道升压。第五区段T5是估算区段。更详细地，其电压电平已经从逻辑高电平改变为逻辑 低电平的感测信号PBSENSE被施加到第五开关N5，并且逻辑高电平的电压被施加到源选线 SSL，由此导通源选晶体管SST。此时，地电压(例如，0V)被施加到共用源线CSL。在估算区 段中，通过电压(Vpass)继续被施加到未选择的字线Unsel，并且读取电压(Vread)继续被 施加到所选字线SEL。当导通源选晶体管SST时，依照被耦合到所选字线SEL的存储单元的 数据状态来改变偶数位线BLe的电压电平。例如，在被耦合到所选字线SEL的存储单元的 阈值电压电平高于读取电压的情况下，因为所选择的存储单元被关断，所以沟道电压被维 持(PGM)。同时，在被耦合到所选字线SEL的存储单元是擦除的单元或者存储单元的阈值电 压低于读取电压的情况下，因为所选的存储单元导通，所以沟道的电压电平降低(ER)。第六区段T6中，在完成对所选存储单元的估算后，第二电压(V2)的感测信号 PBSENSE施加到第五开关N5，由此把页面缓冲器220的感测节点SO和偶数位线BLe电耦合。 据此，页面缓冲器220可以通过感测页面缓冲器220的感测节点SO的电压电平变化来读取 所选存储单元的数据。如上所述，在把选择的串的沟道电耦合之后，执行读取操作。从而，可以防止在整 个所选串内或在所选串的部分中出现沟道升压。由于可以抑制出现沟道升压，所以可以防 止其中出现电场差异的区域，因此可以防止出现热电子。由于可以防止把热电子引入到存 储单元中，所以可防止阈值电压分布的变动，因此可以改进非易失性存储设备的可靠性。依照本公开的实施例，可以通过阻止在读取操作中出现沟道升压来防止出现热电 子。从而，可以防止存储单元的阈值电压分布的变动，并且可防止阈值电压分布宽度的增 加。据此，可改进非易失性存储设备的可靠性。
权利要求
一种用于对非易失性存储设备执行读取操作的方法，所述方法包括对选择的位线预充电；向所有字线顺序地施加通过电压；把向在所有字线当中选择的字线施加的所述通过电压改变为读取电压；向所选择的字线施加所述读取电压；以及读取被耦合到所选择的字线的存储单元的数据。
2.如权利要求1所述的方法，进一步包括在向所选择的字线施加所述读取电压之前把所选择的字线放电。
3.如权利要求1所述的方法，其中向所有字线施加通过电压包括从邻近于漏选线的字 线到邻近于源选线的字线向字线顺序地施加所述通过电压。
4.如权利要求3所述的方法，其中以IOns到10000ns的延迟时间向所有字线顺序地施 加所述通过电压。
5.如权利要求1所述的方法，其中所有字线被分为均包括一条或更多条字线的各个 组，并且所述通过电压被施加到每个组。
6.如权利要求1所述的方法，其中读取存储单元的数据进一步包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
7.如权利要求1所述的方法，进一步包括当向所有字线施加所述通过电压时导通漏选晶体管和源选晶体管；及 当把施加到所选择的字线的通过电压改变为所述读取电压并且向所选择的字线施加 所述读取电压时，关断所述源选晶体管。
8.如权利要求7所述的方法，进一步包括在读取所述存储单元的数据之前，当所选择的字线的电压电平达到读取电压电平时， 再次导通所述源选晶体管。
9.一种用于对非易失性存储设备执行读取操作的方法，所述方法包括 对选择的位线预充电；向所有字线顺序地施加通过电压并且同时向所选择的字线施加读取电压；以及 读取被耦合到所选择的字线的存储单元的数据。
10.如权利要求9所述的方法，其中向所有字线施加通过电压包括从邻近于漏选线的 字线到邻近于源选线的字线向字线顺序地施加所述通过电压。
11.如权利要求10所述的方法，其中以IOns到10000ns的延迟时间向所有字线顺序地 施加所述通过电压。
12.如权利要求9所述的方法，其中所有字线被分为均包括一条或更多条字线的各个 组，并且所述通过电压被施加到每个组。
13.如权利要求9所述的方法，其中读取存储单元的数据进一步包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
14.一种用于对非易失性存储设备执行读取操作的方法，所述方法包括 形成多个字线组，每个字线组都包括一条或更多条字线；向所有字线组的所有字线顺序地施加通过电压；把向在所有字线当中选择的字线施加的通过电压改变为读取电压；向所选择的字线施加所述读取电压；以及读取被耦合到所选择的字线的存储单元的数据。
15.如权利要求14所述的方法，进一步包括在向所选择的字线施加所述读取电压之前把所选择的字线放电。
16.如权利要求14所述的方法，其中向所有字线施加通过电压包括依照从漏选线到源 选线的字线组的次序向所有字线施加所述通过电压。
17.如权利要求14所述的方法，其中以IOns到10000ns的延迟时间向所有字线顺序地 施加所述通过电压。
18.如权利要求14所述的方法，其中读取存储单元的数据还包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
19.一种用于对非易失性存储设备执行读取操作的方法，所述方法包括 形成多个字线组，每个字线组都包括多条字线；向所有字线组的所有字线顺序地施加通过电压并且同时向所选择的字线施加读取电 压；以及读取被耦合到所选择的字线的存储单元的数据。
20.如权利要求19所述的方法，其中向所有字线施加通过电压包括依照从漏选线到源 选线的字线组的次序向所有字线施加所述通过电压。
21.如权利要求19所述的方法，其中以IOns到10000ns的延迟时间向所有字线顺序地 施加所述通过电压。
22.如权利要求19所述的方法，其中读取存储单元的数据还包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
23.一种用于对非易失性存储设备执行读取操作的方法，所述方法包括 同时向所有字线施加通过电压；对选择的位线预充电；把向在所有字线当中选择的字线施加的所述通过电压改变为读取电压； 向所选择的字线施加所述读取电压；以及 读取被耦合到所选择的字线的存储单元的数据。
24.如权利要求23所述的方法，进一步包括当向所有字线施加所述通过电压时导通漏选晶体管和源选晶体管；及 当把向所选择的字线施加的所述通过电压改变为所述读取电压并且向所选择的字线 施加所述读取电压时，关断所述源选晶体管。
25.如权利要求23所述的方法，其中当施加所述通过电压时，所述漏选晶体管和所述 源选晶体管均导通。
26.如权利要求23所述的方法，进一步包括在读取所述存储单元的数据之前，当所选择的字线的电压电平达到读取电压电平时，再次导通所述源选晶体管。
27.如权利要求23所述的方法，进一步包括在向所选择的字线施加所述读取电压之前把所选择的字线放电。
28.如权利要求23所述的方法，其中读取所述存储单元的数据进一步包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
29.一种用于对非易失性存储设备执行读取操作的方法，所述方法包括 向所选择的字线施加读取电压并且同时向其余的字线施加通过电压； 对选择的位线预充电；以及读取被耦合到所选择的字线的存储单元的数据。
30.如权利要求29所述的方法，其中当施加所述读取电压或通过电压时，漏选晶体管 和源选晶体管均导通。
31.如权利要求30所述的方法，进一步包括通过向字线施加所述读取电压或通过电压 来把选择的串的沟道电耦合到字线，然后关断所述源选晶体管。
32.如权利要求29所述的方法，其中读取存储单元的数据还包括 估算所选择的存储单元的阈值电压的变动；以及感测被耦合到所选择的存储单元的所选位线的电压的变化。
全文摘要
在一种用于对非易失性存储设备执行读取操作的方法中，对选择的位线预充电。向所有字线顺序地施加通过电压。被施加到从所有字线中选择的字线的通过电压被改变为读取电压。读取电压被施加到所选择的字线。读取被耦合到所选字线的存储单元的数据。
文档编号G11C16/26GK101866694SQ20091024652
公开日2010年10月20日 申请日期2009年11月30日 优先权日2009年4月14日
发明者朱锡镇 申请人:海力士半导体有限公司