专利名称：Sram存储器及其形成方法
技术领域：
本发明涉及半导体技术领域，尤其涉及SRAM存储器及其形成方法。
背景技术：
静态随机存储器(SRAM)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。SRAM的核心是存储单元，SRAM存储单元具有多种结构，如4T (每个存储单元中包含4个晶体管)、6T(每个存储单元中包含6个晶体管)、8Τ(每个存储单元中包含8 个晶体管)结构的存储单元。图1为6Τ结构的SRAM存储器的存储单元的结构布局示意图，参考图1，6Τ结构的 SRAM存储器，位于基底10上的每个存储单元包括6个晶体管，分别为第一晶体管11、第二晶体管12、第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16。图2为现有技术的位于存储单元上层的第一互连线、插栓与存储单元的结构布局示意图，参考图2，在存储单元上层为介质层，在介质层中具有多个插栓21，在介质层上为第一互连线22，对应的插栓21与对应的第一互连线22将各个晶体管电连接，并且将上层的字线、位线以及电源线、地线的与存储单元中对应的晶体管电连接。图3为现有技术的字线与存储单元的结构布局示意图，结合参考图2和图3，在第一互连线上层为介质层，在介质层中形成有多个插栓31，在介质层上形成字线WL，字线WL 通过对应的插栓31、对应的插栓21以及第一互连线22与存储单元中对应的晶体管(具体为与第五晶体管15的栅极和第六晶体管16的栅极)电连接。图4为现有技术的位于字线上层的位线、电源线以及地线与字线、存储单元的结构布局示意图，结合参考图2、图3以及图4，在字线上层为介质层，在该介质层中具有多个插栓41，在该介质层上层为位线BL、 BLb,电源线VDD以及地线VSS，位线BL、BLb、电源线VDD以及地线VSS通过对应的插栓41、 对应的插栓31以及第一互连线22与存储单元中对应的晶体管电连接。以上所述的现有技术的SRAM存储器，字线位于存储单元上层，位线、电源线以及地线位于字线上层，现有技术的SRAM存储器的布局方式位线上的寄生电容、寄生电阻较大，影响SRAM存储器的性能。现有技术中有许多关于SRAM存储器的专利以及专利申请，例如2005年12月2日申请的申请号为200580052431. 1的中国专利申请公开的SRAM电路及使用SRAM电路的缓冲电路，然而均没有解决以上所述的技术问题。
发明内容
本发明解决的问题是现有技术的SRAM存储器的布局方式位线上的寄生电容、寄生电阻较大，影响SRAM存储器的性能。为解决上述问题，本发明具体实施例提供一种SRAM存储器，包括基底，位于所述基底上的器件层，所述器件层包括呈行列排布的多个存储单元，每个存储单元中包括多个晶体管；位于所述器件层上的第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接；位于所述第一介质层上的第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；位于所述第一互连层上的第二介质层，所述第二介质层中具有多个插栓，分别与对应的互连线电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线通过第二介质层中对应的插栓与对应的晶体管电连接；位于所述第二互连层上的第三介质层，所述第三介质层中具有多个插栓，与第二介质层中对应的插栓电连接；位于所述第三介质层上的第三互连层，所述第三互连层包括多行字线、多行地线， 所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、 第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括地线互连线；所述多行地线依次通过第三介质层中对应的插栓、第二互连层中的地线互连线、 第二介质层中对应的插栓与对应的晶体管电连接。可选地，每个存储单元包括4个晶体管或者6个晶体管或者8个晶体管。可选地，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接；所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。本发明具体实施例还提供一种SRAM存储器的形成方法，包括提供基底，所述基底上具有器件层，所述器件层包括呈行列排布的多个存储单元， 每个存储单元中包括多个晶体管；所述器件层上具有第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接所述第一介质层上具有第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；在所述第一互连层上形成第二介质层，在所述第二介质层中形成多个插栓，分别与对应的晶体管电连接；
在所述第二介质层上形成第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线分别通过第二介质层中对应的插栓与对应的晶体管电连接；在所述第二互连层上形成第三介质层，在所述第三介质层中形成多个插栓，与第二介质层中对应的插栓电连接；在所述第三介质层上形成第三互连层，所述第三互连层包括多行字线、多行地线， 所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、 第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括地线互连线；所述多行地线通过第三介质层中对应的插栓、第二互连层中的地线互连线、第二介质层中对应的插栓与对应的晶体管电连接。可选地，每个存储单元包括4个晶体管或者6个晶体管或者8个晶体管。可选地，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接；所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。与现有技术相比，本技术方案具有以下优点本发明实施例的SRAM存储器，位线沿列方向排布且位于第二互连层，字线沿行方向排布且位于第三互连层，与现有技术中位线位于第三互连层相比，不但减小了位线自身连线上的电阻，而且也减小了位线与周边布线的寄生电容、寄生电阻，从而提高了 SRAM存储器的工作特性。此外，位线位于第二互连层、字线位于第三互连层，相对于现有技术字线和位线的上下位置进行了互换，由于字线上不流电流，不容易受其他器件的干扰，在存储器区域上方继续做其他器件时，可以使SRAM存储器上方的布线多一层选择，即可以直接在存储器上方形成器件。
图1为6T结构的SRAM存储器的存储单元的结构布局示意图；图2为现有技术的位于存储单元上层的第一互连线、插栓与存储单元的结构布局示意图3为现有技术的字线与存储单元的结构布局示意图；图4为现有技术的位于字线上层的位线、电源线以及地线与字线、存储单元的结构布局示意图；图5为本发明具体实施例的6T结构的SRAM存储器的存储单元的结构布局示意图；图6为本发明实施例的位于存储单元上层的第一介质层中的接触插栓、第一互连层中的互连线与存储单元的结构布局示意图；图7为本发明实施例的位于第一互连层上层的第二互连层中的位线、电源线、地线与存储单元的结构布局示意图；图8为本发明实施例的位于第二互连层上层的第三互连层中的字线、地线与位线、电源线、存储单元的结构布局示意图；图9为6T结构的SRAM存储器的电路图。
具体实施例方式在存储器中，互连层用的越多，互连层之间产生的寄生电容越大，互连层与插栓之间产生的寄生电阻也越大。由于位线在进行存储器的读写操作时都会有电流，所以如果能减少位线所在的互连层的层数，将能大大减小位线上的寄生电容和寄生电阻，从而大幅提高存储器的工作特性。本发明实施例的SRAM存储器，位线沿列方向排布且位于第二互连层，字线沿行方向排布且位于第三互连层，与现有技术中位线位于第三互连层相比，不但减小了位线自身连线上的电阻，而且也减小了位线与周边布线的寄生电容、寄生电阻，从而提高了 SRAM存储器的工作特性。此外，位线位于第二互连层、字线位于第三互连层，相对于现有技术字线和位线的上下位置进行了互换，由于字线上不流电流，不容易受其他器件的干扰，在存储器区域上方继续做其他器件时，可以使SRAM存储器上方的布线多一层选择，即可以直接在存储器上方进行布线。为了使本领域技术人员可以更好的理解本发明，下面结合附图详细说明本发明具体实施方式
的SRAM存储器及其形成方法。图5为本发明具体实施例的6T结构的SRAM存储器的存储单元的结构布局示意图，在该图5中示意出六个晶体管的排布；图6为位于存储单元上层的第一介质层中的插栓、第一互连层中的互连线与存储单元的结构布局示意图，在该图6中示意出了存储单元中各个晶体管的连接方式以及其与上层的互连层的连接方式；图7为位于第一互连层上层的第二互连层中的位线、电源线、地线与存储单元的结构布局示意图，在该图7中示意出了第二互连层中的位线、电源线、地线与存储单元中各个晶体管的连接方式；图8为位于第二互连层上层的第三互连层中的字线、地线与位线、电源线、存储单元的结构布局示意图，在该图8中示意出了字线、地线与位线、电源线、存储单元中各个晶体管的连接方式。需要说明的是，本发明具体实施例的SRAM存储器中包括多个存储单元，多个存储单元呈行列排布，各个图中只显示了一个存储单元。参考图8，本发明具体实施例的SRAM存储器，包括基底50，位于所述基底50上的器件层，所述器件层包括呈行列排布的多个存储单元，图示中仅示意出一个存储单元，每个存储单元中包括多个晶体管；位于所述器件层上的第一介质层(图中未示)，所述第一介质层中具有多个接触插栓61，分别与对应的晶体管电连接；位于所述第一介质层上的第一互连层，所述第一互连层包括多个互连线62，分别与第一介质层中对应的接触插栓61电连接；位于所述第一互连层上的第二介质层(图中未示)；所述第二介质层中具有多个插栓，所述第二介质层中的多个插栓分别与对应的互连线62电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多列位线BL、BLb、多列电源线VDD，所述多列位线BL、 BLb、多列电源线VDD分别通过第二介质层中对应的插栓与对应的晶体管电连接。位于所述第二互连层上的第三介质层(图中未示)，所述第三介质层中具有多个插栓81 ；位于所述第三介质层上的第三互连层，所述第三互连层包括多行字线WL、多行地线VSS，所述多行字线 WL、多行地线VSS分别通过第三介质层中对应的插栓81、第二介质层中对应的插栓与相应的存储单元电连接。下面结合参考图5 图8详细说明本发明具体实施例的SRAM存储器，对分层对 SRAM存储器做详细说明。参考图5，基底50，位于所述基底50上的器件层，所述器件层包括呈行列排布的多个存储单元，图示中仅示意出一个存储单元，其他存储单元为该存储单元的复制，并根据一定的方式呈行列排布，此为本领域技术人员公知常识，不做详述，在该具体实施例中，每个存储单元中包括六个晶体管，分别为第一晶体管51、第二晶体管52、第三晶体管53、第四晶体管M、第五晶体管55和第六晶体管56，每个晶体管均包括栅极、有源区(该有源区包括漏极和源极)，在图示中呈行方向排列的为栅极，呈列方向排列的为有源区。图9为本发明具体实施例的6T结构的SRAM存储器的电路图，结合参考图6和图 9，器件层上为第一介质层(图中未示)，该第一介质层中具有多个接触插栓61，第一介质层上为第一互连层，该第一互连层包括多个互连线62，第一介质层中的接触插栓61与第一互连层中的互连线62用来连接各个晶体管。第一晶体管51、第二晶体管52、第三晶体管53、 第四晶体管M形成双稳态电路，用来锁存一位数字信号。第五晶体管阳和第六晶体管56 为传递晶体管，它们在对存储器进行读写操作时完成将存储单元与外围电路进行连接或断开的作用。所述第一晶体管51的栅极、第二晶体管52的栅极相连并通过第一介质层中相应的接触插栓61以及第一互连层中对应的互连线62与第六晶体管56的源极、第三晶体管 53的漏极、第四晶体管M的漏极电连接；所述第三晶体管53的栅极、第四晶体管M的栅极相连并通过第一介质层中相应的接触插栓61以及第一互连层中对应的互连线62与第五晶体管55的源极、第一晶体管51的漏极、第二晶体管52的漏极电连接。结合参考图7和图9，位于所述第一互连层上的第二介质层(图中未示)，所述第二介质层中具有多个插栓71，所述第二介质层中的多个插栓71分别与对应的互连线电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多列位线，每一存储单元与两列位线电连接，分别为第一位线BL、第二位线BLb、多列电源线VDD，所述多列第一位线 BL、第二位线BLb、多列电源线VDD分别通过第二介质层中对应的插栓71与对应的晶体管电连接。具体的说，所述位线分别与第五晶体管55的漏极、第六晶体管56的漏极电连接，即第一位线BL通过第二介质层中对应的插栓、第一互连层中对应的互连线以及第一介质层中对应的接触插栓与第五晶体管阳的漏极电连接，第二位线BLb通过第二介质层中对应的插栓、第一互连层中对应的互连线以及第一介质层中对应的接触插栓与第六晶体56管的漏极电连接。所述电源线VDD通过第二介质层中对应的插栓、第一互连层中对应的互连线以及第一介质层中对应的接触插栓与第二晶体管52的源极、第四晶体管M的源极电连接。 在本发明具体实施例中，在第二互连层中还包括多列地线VSS，该多列地线没有与下层的存储单元电连接。并且，在本发明具体实施例中，第二互连层中还包括字线互连线72，地线互连线73，分别用来与上层的字线、地线电连接。结合参考图8和图9，位于所述第二互连层上的第三介质层(图中未示)，所述第三介质层中具有多个插栓81 ；位于所述第三介质层上的第三互连层，所述第三互连层包括多行字线WL、多行地线VSS，所述多行字线WL、多行地线VSS分别通过第三介质层中对应的插栓81、第二介质层中对应的插栓71与相应的存储单元电连接。在该具体实施例中，具体为，多行字线WL通过第三介质层中对应的插栓81、字线互连线72、第二介质层中对应的插栓71以及第一介质层中的接触插栓61、第一互连层中的互连线62与第五晶体管55的栅极、第六晶体管56的栅极电连接。一个存储单元中，对应两行地线，一行地线VSS通过第三介质层中对应的插栓81、第二介质层中对应的插栓71和对应的地线互连线73、以及第一互连层中对应的互连线62、第一介质层中对应的接触插栓61与第一晶体管51的源极电连接，另一行地线VSS通过第三介质层中对应的插栓81、第二介质层中对应的插栓71和对应的地线互连线73以及第一互连层中对应的互连线62、第一介质层中的接触插栓61与第三晶体管53的源极电连接。并且，在本发明具体实施例中，为了防止呈行的地线上的电流过大，在第二互连层中设有呈列排布的地线VSS，呈行排布的地线VSS通过第三介质层中对应的插栓81与呈列地线VSS电连接。在该具体实施例中，第二互连层中包括了呈列排布的地线VSS，呈行排布的地线 VSS通过第三介质层中对应的插栓81与呈列地线VSS电连接，呈列地线VSS起到分流的作用，防止呈行地线VSS的电流过大。当然，在本发明的其他实施例中，如果呈行地线VSS足够粗，可以承受大电流，则也可以没有呈列地线。在该具体实施例中，第二互连层中包括了字线互连线和地线互连线，在其他实施例中，如果字线和地线的布局可以满足不需要布设字线互连线和地线互连线，仅通过插栓即可以进行互连，则也可以没有字线互连线和地线互连线。在该具体实施例中，以6T结构的SRAM存储器为例说明了本发明的SRAM存储器， 但是本发明的SRAM存储器不限于6T结构的SRAM存储器，也可以为本领域技术人员公知的其他结构的SRAM存储器，例如每个存储单元包括4个晶体管的4T结构的SRAM存储器，每个存储器包括8个晶体管的8T结构的SRAM存储器。基于以上所述的SRAM存储器，本发明还提供一种SRAM存储器的形成方法，包括提供基底，所述基底上具有器件层，所述器件层包括呈行列排布的多个存储单元， 每个存储单元中包括多个晶体管；所述器件层上具有第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接所述第一介质层上具有第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；在所述器件层上形成第二介质层，在所述第二介质层中形成多个插栓，分别与对应的晶体管电连接；在所述第二介质层上形成第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线分别通过第二介质层中对应的插栓与对应的晶体管电连接；在所述第二互连层上形成第三介质层，在所述第三介质层中形成多个插栓，与第二介质层中对应的插栓电连接；在所述第三介质层上形成第三互连层，所述第三互连层包括多行字线、多行地线， 所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。在该具体实施例中，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、第二介质层中对应的插栓与相应的晶体管电连接。所述第二互连层还包括地线互连线；所述多行地线通过第三介质层中对应的插栓、第二互连层中的地线互连线、第二介质层中对应的插栓与对应的晶体管电连接。以上所述的对SRAM存储器的结构的相关内容可以援引于SRAM存储器的形成方法的方案中，在此不做赘述。以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。
权利要求
1.一种SRAM存储器，其特征在于，包括基底，位于所述基底上的器件层，所述器件层包括呈行列排布的多个存储单元，每个存储单元中包括多个晶体管；位于所述器件层上的第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接；位于所述第一介质层上的第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；位于所述第一互连层上的第二介质层，所述第二介质层中具有多个插栓，分别与对应的互连线电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线通过第二介质层中对应的插栓与对应的晶体管电连接；位于所述第二互连层上的第三介质层，所述第三介质层中具有多个插栓，与第二介质层中对应的插栓电连接；位于所述第三介质层上的第三互连层，所述第三互连层包括多行字线、多行地线，所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。
2.如权利要求1所述的SRAM存储器，其特征在于，所述第二互连层还包括字线互连线.一入 ，所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、第二介质层中对应的插栓与相应的晶体管电连接。
3.如权利要求1或2所述的SRAM存储器，其特征在于，所述第二互连层还包括地线互连线；所述多行地线依次通过第三介质层中对应的插栓、第二互连层中的地线互连线、第二介质层中对应的插栓与对应的晶体管电连接。
4.如权利要求1所述的SRAM存储器，其特征在于，每个存储单元包括4个晶体管或者 6个晶体管或者8个晶体管。
5.如权利要求4所述的SRAM存储器，其特征在于，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接； 所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、 第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。
6.一种SRAM存储器的形成方法，其特征在于，包括提供基底，所述基底上具有器件层，所述器件层包括呈行列排布的多个存储单元，每个存储单元中包括多个晶体管；所述器件层上具有第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接所述第一介质层上具有第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；在所述第一互连层上形成第二介质层，在所述第二介质层中形成多个插栓，分别与对应的晶体管电连接；在所述第二介质层上形成第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线分别通过第二介质层中对应的插栓与对应的晶体管电连接；在所述第二互连层上形成第三介质层，在所述第三介质层中形成多个插栓，与第二介质层中对应的插栓电连接；在所述第三介质层上形成第三互连层，所述第三互连层包括多行字线、多行地线，所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。
7.如权利要求6所述的SRAM存储器的形成方法，其特征在于，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、第二介质层中对应的插栓与相应的晶体管电连接。
8.如权利要求6或7所述的SRAM存储器的形成方法，其特征在于，所述第二互连层还包括地线互连线；所述多行地线通过第三介质层中对应的插栓、第二互连层中的地线互连线、第二介质层中对应的插栓与对应的晶体管电连接。
9.如权利要求6所述的SRAM存储器的形成方法，其特征在于，每个存储单元包括4个晶体管或者6个晶体管或者8个晶体管。
10.如权利要求9所述的SRAM存储器的形成方法，其特征在于，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接；所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、 第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。
全文摘要
一种SRAM存储器及其形成方法，SRAM存储器包括基底，位于基底上包括多个存储单元的器件层，每个存储单元中包括多个晶体管；位于器件层上具有多个接触插栓的第一介质层；位于第一介质层上的第一互连层；位于第一互连层上具有多个插栓的第二介质层；位于第二介质层上的第二互连层，第二互连层包括多列位线、多列电源线，分别通过第二介质层中、第一介质层中对应的插栓以及互连线与对应的晶体管电连接；位于第二互连层上具有多个插栓的第三介质层；位于第三介质层上的第三互连层，第三互连层包括多行字线、多行地线，分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。本技术方案可以减少寄生电容、寄生电阻。
文档编号G11C11/413GK102290099SQ20111018589
公开日2011年12月21日 申请日期2011年7月4日 优先权日2011年7月4日
发明者胡剑 申请人:上海宏力半导体制造有限公司