故障地址检测器、半导体存储器件及检测故障地址的方法
【专利摘要】本发明公开了一种故障地址检测器、半导体存储器件及检测故障地址的方法，所述故障地址检测器包括：CAM锁存器组，所述CAM锁存器组被配置成储存故障地址；以及比较部，所述比较部与CAM锁存器组共同地连接，并且被配置成检测从CAM锁存器组接收的故障地址之中是否存在与比较地址相对应的故障地址。CAM锁存器组以时分的方式共用比较部。
【专利说明】故障地址检测器、半导体存储器件及检测故障地址的方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年7月26日提交的申请号为10-2012-0081809的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本公开涉及半导体器件，更具体而言，涉及故障地址检测器、包括故障地址检测器的半导体存储器件以及检测故障地址的方法。
【背景技术】
[0004]半导体存储器件是通过诸如硅(Si)、锗(Ge)、砷化镓(GaAs)JM^B(InP)等半导体来实现的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。
[0005]易失性存储器件是如果不供电就会丢失储存的数据的存储器件。易失性存储器件的实例包括:静态RAM (SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)等。非易失性存储器件是即使不供电也保留储存的数据的存储器件。非易失性存储器件的实例包括:只读存储器(ROM)、可编程ROM (PR0M)、电可编程ROM (EPR0M)、电可擦除可编程ROM (EEPROM),快闪存储器、相变RAM (PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)、铁电RAM (FRAM)等。快闪存储器件分成或非型存储器件和与非型存储器件。
[0006]半导体存储器件包括故障地址检测器，如果在例如存储器单元阵列中存在异常区域，则所述故障地址检测器用冗余区域来替换异常区域。当例如半导体存储器件加电时，故障地址检测器加载表示异常区域的故障地址。故障地址检测器将加载的故障地址与接收的地址进行比较。如果加载的故障地址与接收的地址相同，则用表示冗余区域的修复地址来替换接收的地址。
【发明内容】
[0007]根据至少一个实施例的故障地址检测器包括:CAM (content addressablememory，按内容寻址存储器)锁存器组，所述CAM锁存器组被配置成分别储存故障地址；以及比较部，所述比较部与CAM锁存器组共同地 连接。比较部被配置成检测在从CAM锁存器组接收的故障地址之中是否存在与比较地址相对应的故障地址。CAM锁存器组被配置成以时分的方式共用比较部。
[0008]在根据至少一个实施例的检测故障地址的方法中，分别将故障地址加载到CAM锁存器组，并且将故障地址顺序地提供给与CAM锁存器组共同连接的比较部。将从CAM锁存器组提供给比较部的故障地址与比较地址顺序地比较，以检测在故障地址之中是否存在与比较地址相对应的故障地址。
[0009]根据至少一个实施例的半导体存储器件包括:存储器单元阵列；外围电路，所述外围电路被配置成驱动存储器单元阵列；以及控制逻辑，所述控制逻辑被配置成控制外围电路。控制逻辑包括:CAM锁存器组，所述CAM锁存器组被配置成储存从存储器单元阵列加载的故障地址；以及比较部，所述比较部与CAM锁存器组共同地连接以被CAM锁存器组以时分的方式共用。比较部被配置成检测在从CAM锁存器组接收的故障地址之中是否存在与比较地址相对应的故障地址。
【专利附图】
【附图说明】
[0010]结合附图考虑并参照以下详细描述，各种实施例的以上和其它的特点和优点将变得显而易见，其中:
[0011]图1是故障地址检测器的框图；
[0012]图2是图1的故障地址检测器中的一个CAM锁存器组的框图；
[0013]图3是根据至少一个示例性实施例的半导体存储器件的框图；
[0014]图4是根据至少一个示例性实施例的存储器单元阵列的框图；
[0015]图5是根据至少一个示例性实施例的故障地址检测器的框图；
[0016]图6是根据至少一个示例性实施例的图5的故障地址检测器中的一个CAM锁存器组的框图；
[0017]图7是根据至少一个示例性实施例的图6的CAM锁存器组中的一个锁存器电路的电路图；
[0018]图8是根据至少一个示例性实施例的图5的故障地址检测器中的比较部的框图；
[0019]图9是根据至少一个示例性实施例的检测故障地址的方法的流程图；以及
[0020]图10是根据至少一个示例性实施例的图5的故障地址检测器的操作的时序图。
【具体实施方式】
[0021]在下文中，将参照附图更加详细地解释各种实施例。应当理解的是本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。
[0022]将理解的是，当一个元件被提及与另一个元件“连接”或“耦接”时，其可以是直接与其它的元件连接或耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”或“直接耦接”时，则不存在中间元件。其它的描述元件之间关系的词语应当以相同的方式来解释(即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”)。
[0023]图1是故障地址检测器的框图。图2是图1的故障地址检测器中的一个CAM(content addressable memory,按内容寻址存储器)锁存器组的框图。
[0024]在图1中，故障地址检测器I包括:第一至第n CAM锁存器组11~In和修复地址提供部20。
[0025]第一至第n CAM锁存器组11-In分别接收第一至第η故障地址FADl~FADn。第一至第n CAM锁存器组11~In分别锁存接收的第一至第η故障地址FADl~FADn。此外，第一至第n CAM锁存器组11~In的每个分别接收比较地址CAD。
[0026]在图2中，CAM锁存器组11包括第一至第m锁存器电路31~3m和CAM锁存器译码电路40。第一至第m锁存器电路31~3m分别接收比较地址CAD的第一至第m比特CADl~CADm。此外，第一至第m锁存器电路31~3m分别接收第一故障地址FADl的第一至第m比特FAD1_1~FADl_m。
[0027]第一锁存器电路31包括锁存器块51和比较器52。锁存器块51储存第一故障地址FADl的第一比特FAD1_1。比较器52检测第一故障地址FADl的第一比特FAD1_1与比较地址CAD的第一比特CADl是否相同。比较器52将第一比特检测信号BDSl激活或去激活。
[0028]在图2中为了便于说明和描述，将省略第二至第m锁存器电路32?3m的详细配置。第二至第m锁存器电路32?3m中的每个具有与第一锁存器电路31相似的配置。第二至第m锁存器电路32?3m分别将第二至第m比特检测信号BDS2?BDSm激活或去激活。
[0029]在第一至第m比特检测信号BDSl?BDSm全部被激活时，CAM锁存器译码电路40将第一检测信号DSl激活。在第一至第m比特检测信号BDSl?BDSm中的任何一个被去激活时，CAM锁存器译码电路40将第一检测信号DSl去激活。
[0030]结果，当比较地址CAD与第一故障地址FADl相同时，第一检测信号DSl激活。
[0031]现在参见图1，第二至第n CAM锁存器组12?In具有与第一 CAM锁存器组11相同的配置。第二至第n CAM锁存器组12?In将比较地址CAD与相对应的故障地址进行比较，并且根据比较结果来产生第二至第η检测信号DS2?DSn。
[0032]根据第一至第n检测信号DSl?DSn来判断在第一至第η故障地址FADl?FADn中是否存在与比较地址CAD相同的故障地址。
[0033]修复地址提供部20根据第一至第η检测信号DSl?DSn来提供与比较地址CAD相同的故障地址所对应的修复地址RPA。当提供修复地址RPA时地址使能信号AE被激活。
[0034]在图1和图2的故障地址检测器I中，每个CAM锁存器组包括若干个锁存器块(图2中的51)、比较器(图2中的52)以及CAM锁存器译码电路(图2中的40)。故障地址检测器I的面积将根据所需的故障地址数目的增加而急剧地增大。
[0035]图3是根据至少一个示例性实施例的半导体存储器件100的框图。
[0036]在图3中，半导体存储器件100包括:存储器单元阵列110 ;外围电路120，所述外围电路120用于驱动存储器单元阵列110 ;以及控制逻辑130，所述控制逻辑130用于控制外围电路120。
[0037]存储器单元阵列110经由字线WL与地址译码器121连接，并且经由位线BL与读取和写入电路122连接。存储器单元阵列110包括多个存储块，这将参照图4详细描述。
[0038]存储器单元阵列110包括存储器单元。沿着行方向的存储器单元与字线WL连接。沿着列方向的存储器单元与位线BL连接。每个存储器单元可以是单电平单元或多电平单元。如果存储器单元是单电平单元，则与一个字线连接的存储器单元形成一个存储器页。如果存储器单元是多电平单元，则与一个字线连接的存储器单元形成两个或更多个存储器页。
[0039]外围电路120包括地址译码器121以及读取和写入电路122。
[0040]地址译码器121经由字线WL与存储器单元阵列110连接。地址译码器121响应于控制逻辑130的控制来操作。地址译码器121从控制逻辑130接收输出地址0AD。
[0041]地址译码器121将接收的输出地址OAD的块地址译码。地址译码器121根据被译码的块地址来选择一个存储块。
[0042]地址译码器121还将接收的输出地址OAD的行地址译码。地址译码器121根据被译码的行地址而在选中的存储块中选择一个字线WL。
[0043]地址译码器121还将接收的输出地址OAD的列地址译码，并且将被译码的列地址Yi传送到读取和写入电路122。[0044]在至少一个实施例中，以存储器页为单位执行半导体存储器件的读取操作和编程操作。在读取操作和编程操作中，输出地址OAD可以包括块地址、行地址以及列地址。如上所述，地址译码器121根据输出地址OAD来选择一个存储块和一个字线，并且将被译码的列地址Yi提供给读取和写入电路122。
[0045]在至少一个实施例中，以存储块为单位执行半导体存储器件的擦除操作。在擦除操作中，输出地址OAD包括块地址。如上所述，地址译码器121根据输出地址OAD来选择一个存储块。
[0046]地址译码器121可以包括块译码器、行译码器、列译码器以及地址缓冲器等。
[0047]读取和写入电路122经由位线BL与存储器单元阵列110连接。读取和写入电路122响应于控制逻辑130的控制来操作。
[0048]在编程操作和读取操作中，读取和写入电路122与外部器件或半导体存储器件100的输入/输出缓冲器(未示出)交换数据。在编程操作中，读取和写入电路122接收数据DATA，并且将接收的数据DATA提供给与被译码的列地址Yi相对应的位线。提供的数据DATA被编程到与选中的字线相对应的存储器单元中。在读取操作中，读取和写入电路122经由与被译码的列地址Yi相对应的位线而从选中的字线的存储器单元中读取数据，并且输出读取的数据DATA。
[0049]在至少一个实施例中，读取和写入电路122可以包括存储器页缓冲器(或存储器页寄存器)以及列选择电路等。
[0050]控制逻辑130与地址译码器121以及读取和写入电路122连接。控制逻辑130从外部器件或半导体存储器件100的输入/输出缓冲器(未示出)接收控制信号CMD。控制逻辑130响应于控制信号CMD来控制半导体存储器件100的操作。
[0051]控制逻辑130接收输入地址IAD。控制逻辑130将与故障地址(如果输入地址IAD中存在故障地址)相对应的数据比特转换成与相对应的修复地址相对应的数据比特，并且根据转换来产生输出地址0AD。控制逻辑130将产生的输出地址OAD传送到地址译码器121。
[0052]故障地址是表示半导体存储器件100的故障区域的地址。例如，故障地址可以是表示各种缺陷区域之中的任何一种的地址，所述各种缺陷区域诸如是存储器单元阵列110的缺陷存储块、存储器单元阵列110的缺陷存储器页、字线WL的缺陷字线、位线BL的缺陷位线、存储器单元阵列110的缺陷存储器单元等。
[0053]修复地址表示用于替换与故障地址相对应的缺陷区域的冗余区域。例如，修复地址可以是表示用于替换缺陷存储块的冗余存储块、用于替换缺陷存储器页或缺陷字线的冗余存储器页或冗余字线、用于替换缺陷位线的冗余位线、以及用于替换缺陷存储器单元的冗余存储器单元。
[0054]控制逻辑130包括故障地址检测器131。故障地址检测器131接收输入地址IAD中的比较地址、检测比较地址与故障地址是否相同、以及产生与故障地址(如果存在)相对应的修复地址。用修复地址来替换输入地址IAD中的比较地址，并且根据替换来产生输出地址0AD。例如，如果输入地址IAD包括表示缺陷位线的数据比特，则用冗余位线的相对应的修复地址来替换输入地址IAD的数据比特，并且根据替换来产生输出地址0AD。
[0055]半导体存储器件100还可以包括输入/输出缓冲器(在图1中未不出)。输入/输出缓冲器从外部器件接收控制信号CMD和输入地址IAD，并且将接收的控制信号CMD和输入地址IAD传送到控制逻辑130。此外，输入/输出缓冲器将从外部器件输入的数据DATA提供给读取和写入电路122，以及将从读取和写入电路122提供的数据DATA传送到外部器件。
[0056]在至少一个实施例中，半导体存储器件100可以是快闪存储器件。
[0057]图4是根据至少一个示例性实施例的图3中的存储器单元阵列110的框图。
[0058]在图4中，存储器单元阵列110包括存储块BLKl?BLKz。存储块BLKl?BLKz中的每个具有存储器单元。在至少一个实施例中，存储器单元是非易失性存储器单元。
[0059]存储块BLKl?BLKz分成主区域和元区域(meta area)。主区域是储存例如从外部器件输入的数据(图3中的DATA)的区域。元区域是储存用于管理半导体存储器件(图3中的100)的元数据的区域，所述元数据诸如是表示半导体存储器件100的缺陷区域的一个或更多个故障地址以及半导体存储器件100的算法)。
[0060]控制逻辑130将元区域中的故障地址加载到故障地址检测器131。例如，加载操作可以在半导体存储器件100加电时执行。
[0061]可以提供用于替换缺陷区域的冗余区域，所述冗余区域未示出。例如，第z存储块BLKz是用于替换第一至第z-Ι存储块BLKl?BLKz-1之中的缺陷存储块的冗余存储块。在至少一个实施例中，每个存储块可以包括分别用于替换缺陷存储器页或缺陷字线的冗余存储器页或冗余字线。例如，提供用于替换与每个存储块连接的字线之中的缺陷字线的冗余字线。此外，提供用于替换与每个存储块连接的位线之中的缺陷位线的冗余位线。在至少一个示例性实施例中，冗余位线或字线包括用于替换缺陷位线或字线的存储器单元的冗余存储器单元，并且/或者位于具有缺陷位线或字线的存储块的外部。
[0062]图5是根据至少一个示例性实施例的故障地址检测器的框图。
[0063]在图5中，故障地址检测器131包括:第一至第n CAM锁存器组211?21η、比较部220以及修复地址提供部230。
[0064]第一至第n CAM锁存器组211?21η分别接收第一至第η故障地址FADl?FADn。这里，故障地址是分别表示半导体存储器件100的缺陷区域的地址。例如，每个故障地址可以是表示缺陷存储块的存储块地址、表示缺陷存储器页或缺陷字线的行地址、表示缺陷位线的列地址中的一种。在至少一个实施例中，在加电时从存储器单元阵列(图3中的110，图4中的BLKl)的元区域中读取故障地址。
[0065]第一至第n CAM锁存器组211?21η分别接收第一至第n CAM使能信号CENl?CENn。第一至第n CAM锁存器组211?21η分别响应于第一至第n CAM使能信号CENl?CENn来操作。
[0066]第一至第n CAM锁存器组211?21η与比较部220共同地连接。第一至第n CAM锁存器组211?21η共用比较部220。每个CAM锁存器组响应于相对应的CAM使能信号而将接收的故障地址提供给比较部220。例如，第一 CAM锁存器组211响应于第一 CAM使能信号CENl而输出第一故障地址FADl。第二 CAM锁存器组212响应于第二 CAM使能信号CEN2而输出第二故障地址FAD2。第n CAM锁存器组21η响应于第n CAM使能信号CENn而输出第η故障地址FADn。
[0067]第一至第n CAM使能信号CENl?CENn顺序地激活。因此，第一至第η故障地址FADl?FADn顺序地提供给比较部220。S卩，第一至第n CAM锁存器组211?21η以时分的方式共用比较部220。
[0068]比较部220与第一至第n CAM锁存器组211?21η连接。比较部220接收比较地址CAD。这里，比较地址CAD可以是由控制逻辑(图3中的130)接收的输入地址(图3中的IAD)中的块地址、行地址以及列地址中的一种。
[0069]比较部220从第一至第n CAM锁存器组211?21η顺序地接收故障地址FADl?FADn,并且检测接收的故障地址与比较地址CAD是否相同。如果检测结果表示比较地址CAD与故障地址FADl?FADn中的一个匹配，则比较部220将检测信号DS传送给修复地址提供部 230。
[0070]修复地址提供部230从比较部220接收检测信号DS。修复地址提供部230响应于时钟信号CLK来操作。修复地址提供部230响应于检测信号DS来提供修复地址。换言之，当第一至第η故障地址FADl?FADn之中存在与比较地址CAD相对应的故障地址时，修复地址提供部230提供相对应的修复地址。
[0071]在至少一个实施例中，修复地址提供部230可以响应于时钟信号CLK而产生修复地址RAD。例如，修复地址RAD可以是顺序地增加给定地址值的地址。例如，当修复地址RAD是表示冗余位线的地址时，第一修复地址(例如，图10中的RAD〈1>)可以表示第一冗余位线，第二修复地址(例如，图10中的RAD〈2>)可以表示第二冗余位线，以及第η修复地址(例如，在附图中未标记的RAD〈n>)可以表示第η冗余位线。通过修复地址提供部230的输出RAD，根据时钟信号CLK而将修复地址RAD〈1>、RAD〈2>至RAD〈n>顺序地输出到控制逻辑(图3中的130 )。修复地址提供部230可以在检测信号DS被激活时将地址使能信号AEN激活，并且通过输出AEN而将激活的地址使能信号AEN输出到控制逻辑130。控制逻辑130在地址使能信号AEN激活时将修复地址提供部230的输出RAD出现的修复地址RAD〈j> (其中j=l?η)确定为与比较地址CAD相对应的修复地址。控制逻辑130用确定的修复地址RAD〈j>来替换输入地址(图3中的IAD)中的比较地址CAD，并且根据替换来产生输出地址0AD。用于输出与比较地址CAD相对应的修复地址RAD〈j>的其它布置属于各种实施例的范围内。例如，在至少一个实施例中，在修复地址提供部230内部顺序地产生修复地址RAD〈1>、RAD〈2>至RAD〈n>，修复地址提供部230根据激活的地址使能信号AEN仅将与比较地址CAD相对应的修复地址RAD〈j>通过输出RAD输出到控制逻辑130。
[0072]在至少一个实施例中，CAM锁存器组211?21η不接收比较地址CAD。每个CAM锁存器组211?21η不包括用于将相对应的故障地址与比较地址CAD进行比较的元件。故障地址FADl?FADn通过比较部220与比较地址CAD进行比较。因此，可以减小故障地址检测器131的面积。
[0073]图6是根据至少一个示例性实施例的图5中的CAM锁存器组211的框图。
[0074]在图5和图6中，第一 CAM锁存器组211包括第一至第m锁存器电路310?3m0。第一至第m锁存器电路310?3m0响应于第一 CAM使能信号CENl来操作。
[0075]第一至第m锁存器电路310?3m0分别接收第一故障地址FADl的数据比特FAD 1_1?FADl_m。第一至第m锁存器电路310?3m0中的每个响应于第一 CAM使能信号CENl来输出相对应的数据比特。
[0076]因此，第一故障地址FADl的数据比特FAD1_1?FADl_m提供给比较部220的时间可以根据第一 CAM使能信号CENl被激活的时间而改变。
[0077]图5中的第二至第n CAM锁存器组211?21η具有与图6中的第一 CAM锁存器组211相同的配置。
[0078]图7是根据至少一个示例性实施例的图6中的锁存器电路310的电路图。
[0079]在图7中，第一锁存器电路310响应于由控制逻辑130提供的复位信号RST和访问使能信号EN以及第一 CAM使能信号CENl来操作。
[0080]第一锁存器电路310包括第一至第四晶体管Tl?Τ4和锁存器LAT。第一晶体管Tl连接在锁存器LAT与参考节点之间，并且响应于复位信号RST来操作。锁存器LAT响应于复位信号RST而初始化。
[0081]第二晶体管Τ2和第三晶体管Τ3串联连接在参考节点与第一节点NI之间。第二晶体管Τ2响应于访问使能信号EN而导通。第三晶体管Τ3响应于从存储器单元阵列(图3中的110)的元区域加载的第一故障地址FADl的第一数据比特FAD1_1的适当逻辑值而导通或关断。从存储器单元阵列(图3中的110)加载第一故障地址FADl时访问使能信号EN具有高逻辑值。结果，第二晶体管T2导通。第三晶体管T3根据第一故障地址FADl的第一数据比特FAD1_1的逻辑值而导通或关断，并且根据第一数据比特FAD1_1的逻辑值来确定第一节点NI的逻辑值。
[0082]锁存器LAT包括第一反相器INl和第二反相器IN2，并且将第一故障地址FADl的第一数据比特FAD1_1储存为反映在第一节点NI上。
[0083]第四晶体管T4响应于第一 CAM使能信号CENl来操作。当第一 CAM使能信号CENl具有高逻辑值时，晶体管T4导通，并且储存在锁存器LAT中的第一故障地址FADl的第一数据比特FAD1_1通过第二节点N2 (具有与第一节点NI的逻辑值相反的逻辑值)、通过晶体管T4、以及通过输出节点NO输出到比较部220。
[0084]图6中的第二至第m锁存器电路320?3m0具有与图7中的第一锁存器电路310相同的配置。
[0085]图8是根据至少一个示例性实施例的图5中的比较部220的框图。
[0086]参见图5和图8，比较部220包括逻辑运算块410和检测块420。逻辑运算块410包括第一至第m比较器411?41m。
[0087]第一至第m比较器411?41m分别接收第k故障地址FADk (k是I和η之间的正整数)的第一至第m数据比特FADk_l?FADk_m。第一至第m比较器411?41m分别接收比较地址CAD的第一至第m数据比特CADl?CADm。
[0088]第一至第m比较器411?41m中的每个检测第k故障地址FADk的相对应的数据比特是否与比较地址CAD的相对应的数据比特相同。第一至第m比较器411?41m分别根据检测结果来输出比特检测信号BDSl?BDSm。在至少一个实施例中，第一至第m比较器411?41m中的每个执行异或操作。例如，当第k故障地址FADk的第一数据比特FADk_l与比较地址CAD的第一数据比特CADl相同时，第一比较器411将第一比特检测信号BDSl激活为具有低逻辑值。
[0089]检测块420分别从第一至第m比较器411?41m接收第一至第m比特检测信号BDSl?BDSm。检测块420在第一至第m比特检测信号BDSl?BDSm全部被激活时激活检测信号DS。如果第一至第m比特检测信号BDSl?BDSm中的任何一个未被激活，则检测块420不激活检测信号DS。检测信号DS的激活表示第k故障地址FADk的数据比特FADk_l?FADkjn与比较地址CAD的数据比特CADl?CADm相同。修复地址提供部230根据检测信号DS被激活时的定时来提供与比较地址CAD相对应的修复地址RAD。
[0090]图9是根据至少一个示例性实施例的检测故障地址的方法的流程图。
[0091 ] 参见图5和图9，在步骤SI 10中，例如在加电时将故障地址FADl?FADn从存储器单元阵列Iio加载到CAM锁存器组211?21η。
[0092]在步骤S120，将加载到第k CAM锁存器组的故障地址提供给比较部220。例如，将第一 CAM锁存器组211的第一故障地址FADl提供给比较部220。
[0093]在步骤S130中，比较部220检测提供的故障地址是否与比较地址CAD相对应。根据检测结果提供检测信号DS。例如，检测第一故障地址FADl是否与比较地址CAD相同。如果第一故障地址FADl与比较地址CAD不同，则执行步骤S140。如果第一故障地址FADl与比较地址CAD相同，则执行步骤S150。
[0094]在步骤S140中，k增加1，然后再次执行步骤S120。例如，将第二 CAM锁存器组212的第二故障地址FAD2提供给比较部220。即，将第一至第η故障地址FADl?FADn从第一至第n CAM锁存器组211?21η顺序地提供给比较部220。
[0095]在步骤S150中，提供与比较地址CAD相对应的修复地址。修复地址提供部230响应于检测信号DS的激活而产生与比较地址CAD相对应的修复地址RAD。
[0096]图10是根据至少一个示例性实施例的图5中的故障地址检测器的操作的时序图。在图10中，假设第四故障地址FAD4与比较地址CAD相同。
[0097]参见图5和图10，修复地址提供部230响应于时钟信号CLK而顺序地产生或输出修复地址RAD〈1>?RAD〈4>。
[0098]第一至第四CAM使能信号CENl?CEN4与时钟信号CLK同步地、顺序地一次一个地被激活。第一 CAM锁存器组211在第一 CAM使能信号CENl被激活时将第一故障地址FADl传送到比较部220。比较部220将第一故障地址FADl与比较地址CAD进行比较。因为第一故障地址FADl与比较地址CAD不匹配，所以检测信号DS不被激活并且具有高逻辑值。
[0099]随后，第二 CAM使能信号CEN2被激活。第二 CAM锁存器组212将第二故障地址FAD2传送给比较部220。比较部220检测第二故障地址FAD2是否与比较地址CAD相同。因为第二故障地址FAD与比较地址CAD不匹配，所以检测信号DS不被激活并且仍具有高逻辑值。
[0100]接着第三CAM使能信号CEN3被激活。第三故障地址FAD3传送到比较部220。比较部220将第三故障地址FAD3与比较地址CAD进行比较。因为第三故障地址FAD3与比较地址CAD不匹配，所以检测信号DS不被激活并且仍具有高逻辑值。
[0101]接着第四CAM使能信号CEN4被激活。第四故障地址FAD4传送给比较部220。由于第四故障地址FAD4与比较地址CAD相同，所以比较部220将检测信号DS激活为具有低逻辑值。
[0102]修复地址提供部230响应于检测信号DS的激活而将地址使能信号AEN激活为具有高逻辑值。将地址使能信号AEN激活时的修复地址RAD〈4>确定为与比较地址CAD相对应的修复地址。即，将地址使能信号AEN被激活时由修复地址提供部230产生并输出的修复地址RAD〈4>确定为与比较地址CAD相对应的修复地址。控制逻辑130用修复地址RAD〈4>来替换输入地址IAD中的比较地址CAD，并且根据替换结果来产生输出地址OAD。
[0103]在至少一个实施例中，通过共用的比较部而将各种故障地址与比较地址进行比较。因此，可以减小故障地址检测器的面积，且因而可以减小半导体存储器件的面积。
【权利要求】
1.一种故障地址检测器，包括: CAM锁存器组，所述CAM锁存器组被配置成分别储存故障地址；以及比较部，所述比较部与所述CAM锁存器组共同地连接，并且被配置成检测在从所述CAM锁存器组接收的故障地址之中是否存在与比较地址相对应的故障地址， 其中，所述CAM锁存器组被配置成以时分的方式共用所述比较部。
2.如权利要求1所述的故障地址检测器，还包括: 修复地址提供部，所述修复地址提供部与所述比较部连接，并且配置成当存在与所述比较地址相对应的故障地址时提供修复地址。
3.如权利要求1所述的故障地址检测器，其中，所述CAM锁存器组中的每个被配置成不接收所述比较地址。
4.如权利要求1所述的故障地址检测器，其中，所述比较部包括: 逻辑运算块，所述逻辑运算块被配置成检测所述比较地址的数据比特是否与从所述CAM锁存器组中的每个接收的故障地址的相对应的数据比特相同；以及 检测块，所述检测块被配置成根据所述逻辑运算块的检测结果来输出检测信号。
5.如权利要求4所述的故障地址检测器，还包括: 修复地址提供部，所述修复地址提供部与所述比较部连接，并且被配置成响应于时钟信号而顺序地产生修复地址，以及根据所述检测信号来提供地址使能信号。
6.如权利要求5所述的故障地址检测器，其中，所述故障地址检测器被配置成根据所述地址使能信号而在顺序地产生的修复地址之中确定与所述比较地址相对应的修复地址。
7.如权利要求1所述的故障地址检测器，其中，所述CAM锁存器组被配置成分别响应于被顺序地激活的CAM使能信号而将所述故障地址顺序地传送到所述比较部。
8.如权利要求7所述的故障地址检测器，其中，所述CAM锁存器组中的每个包括用于储存相对应的故障地址的数据比特的锁存器电路。
9.如权利要求8所述的故障地址检测器，其中，所述锁存器电路中的每个包括: 锁存器； 第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接在所述锁存器的第一节点与参考节点之间；以及 第三晶体管，所述第三晶体管连接在所述锁存器的第二节点与输出节点之间，以及其中，所述第一晶体管被配置成响应于读取控制信号而导通，所述第二晶体管被配置成响应于相对应的故障地址的数据比特中的一个而导通或关断，所述第三晶体管被配置成响应于相对应的CAM使能信号而导通。
10.一种检测故障地址的方法，所述方法包括以下步骤: 分别将故障地址加载到CAM锁存器组； 将所述故障地址顺序地提供给与所述CAM锁存器组共同连接的比较部；以及将从所述CAM锁存器组提供给所述比较部的故障地址与比较地址顺序地比较，以检测在所述故障地址之中是否存在与所述比较地址相对应的故障地址。
11.如权利要求10所述的方法，还包括以下步骤: 当存在与所述比较地址相对应的故障地址时，提供修复地址。
12.如权利要求10所述的方法，还包括以下步骤:当存在与所述比较地址相对应的故障地址时，输出检测信号。
13.如权利要求12所述的方法，还包括以下步骤: 响应于时钟信号而顺序地产生修复地址；以及 响应于所述检测信号而产生地址使能信号。
14.如权利要求13所述的方法，还包括以下步骤: 根据所述地址使能信号而在顺序地产生的修复地址之中确定与所述比较地址相对应的修复地址。
15.如权利要求14所述的方法，其中，在所述确定步骤中，将所述地址使能信号激活时产生的修复地址确定为与所述比较地址相对应的修复地址。
16.如权利要求12所述的方法，还包括以下步骤: 响应于时钟信号而顺序地产生修复地址； 在顺序地产生的修复地址之中将所述检测信号激活时产生的修复地址确定为与所述比较地址相对应的修复地址；以及 根据与所述比较地址相对应的修复地址来访问存储器单元阵列的区域。
17.一种半导体存储器件，包括: 存储器单元阵列； 外围电路，所述外围电路被配置成驱动所述存储器单元阵列；以及 控制逻辑，所述控制逻辑被配置成控制所述外围电路， 其中，所述控制逻辑包括: CAM锁存器组，所述CAM锁存器组被配置成分别储存从所述存储器单元阵列加载的故障地址；以及 比较部，所述比较部与所述CAM锁存器组共同地连接以被所述CAM锁存器组以时分的方式共用，所述比较部被配置成检测在从所述CAM锁存器组接收的故障地址之中是否存在与比较地址相对应的故障地址。
18.如权利要求17所述的半导体存储器件，其中，所述控制逻辑还包括修复地址提供部，所述修复地址提供部与所述比较部连接，并且被配置成当存在与所述比较地址相对应的故障地址时提供修复地址。
19.如权利要求18所述的半导体存储器件，其中，所述控制逻辑被配置成将所述修复地址而不是所述比较地址提供给所述外围电路。
20.如权利要求19所述的半导体存储器件，其中，所述外围电路被配置成访问与所述修复地址相对应的存储器单元阵列的区域。
【文档编号】G11C29/12GK103578563SQ201310039924
【公开日】2014年2月12日 申请日期:2013年1月31日 优先权日:2012年7月26日
【发明者】林相吾 申请人:爱思开海力士有限公司