静态随机存取存储器单元电路的制作方法
【专利摘要】本发明公开了一种静态随机存取存储器单元电路，在双稳结构的两个信号输出端和对应的传输管之间增加分别增加一个反相器，通过增加的反相器能够实现对输出信号进行进一步的整形，从而能够大大降低噪声对输出信号的影响，提高存储单元电路的抗噪声性能，使信号输出具有较高的稳定性，这样使得本发明能应用于低电源电压的工作条件下，符合CMOS特征尺寸和工作电压的不断减小的要求。
【专利说明】静态随机存取存储器单元电路
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种静态随机存取存储器单元电路。
【背景技术】
[0002]静态随机存取存储器(SRAM)是一种具有静止存取功能的内存，不需要刷新电路就能保存其内部存储的数据，速度快，功耗低使用广泛。在电子系统中应用广泛，同时对性能的要求也越来越高，现在的静态随机存取存储器朝着更快速度、更高集成度、更低功耗方向发展。
[0003]如图1所示，是现有静态随机存取存储器单元电路的电路图；现有静态随机存取存储器单元电路为一六管存储单元，由四个NMOS管N101、N102、N103和N104，二个PMOS管PlOl和P102组成；PM0S管PlOl和NMOS管NlOl连接组成第一反相器，PMOS管PlOl和NMOS管NlOl的栅极相连并作为第一反相器的输入端，PMOS管PlOl和NMOS管NlOl的漏极相连并作为第一反相器的输出端，PMOS管PlOl的源极接工作电压VDD，NMOS管NlOl的源极接地；PM0S管P102和NMOS管N102连接组成第二反相器，PMOS管P102和NMOS管N102的栅极相连并作为第二反相器的输入端，PMOS管P102和NMOS管N102的漏极相连并作为第二反相器的输出端，PMOS管P102的源极接工作电压VDD，NM0S管N102的源极接地；第一反相器的输入端接第二反相器的输出端，第二反相器的输入端接第一反相器的输出端，第一反相器和第二反相器组成一个双稳结构，这种双稳结构有利于提高存储单兀的稳定性。第一反相器的输出端为输出节点Q1，第二反相器的输出端为输出节点Q2，输出节点Ql和Q2输出一对反相的信号。NMOS管N103和NMOS管N104为传输管，NMOS管N103的源极接第一反相器的输出端，NMOS管N104源极接第二反相器的输出端；NM0S管N103的漏极接位线BL，NMOS管N104的漏极接位线BLB，位线BL和BLB组成一对位线；NM0S管N103和NMOS管N104的栅极都接字线WL。
[0004]现有静态随机存取存储器的写操作过程为:假设写入信号为“1”，则在写入前将位线BL设置为“1”，位线BLB设置为“O” ；进行写操作后，字线WL由低电平转换为高电平，这时NMOS管N103和N104都导通，数据“I”写入到输出节点Ql中，数据“O”写入到输出节点Q2中。
[0005]现有静态随机存取存储器的读操作过程为:读操作开始前，位线BL和BLB都被预充电到高电平；当进入读操作后，字线WL由低电平转换为高电平，这时NMOS管N103和N104都导通，假设当前输出节点Ql为“I”、输出节点Q2为“O”，这时，位线BLB通过NMOS管N104和N102放电，位线BL的电位高于位线BLB的电位，数据读出。
[0006]现有静态随机存取存储器的六管存储单元使用了两个交叉连接的反相器，在中、高工作电压下稳定性较高。但是随着CMOS特征尺寸和工作电压的不断减小，存储单元的高低电平之间的差距也会不断缩小，噪声对信号输出的影响变的明显，存储单元的稳定性降低，现有静态随机存取存储器单元电路无法克服这种影响。
【发明内容】
[0007]本发明所要解决的技术问题是提供一种静态随机存取存储器单元电路，能提高存储单元电路的抗噪声性能，使信号输出具有较高的稳定性，能应用于低电源电压的工作条件下。
[0008]为解决上述技术问题，本发明提供的静态随机存取存储器单元电路包括:
[0009]由第一反相器和第二反相器组成的双稳结构，所述第一反相器的输入端连接所述第二反相器的输出端、所述第二反相器的输入端连接所述第一反相器的输出端，所述第一反相器的输出端和所述第二反相器的输出端存储一对反相的信号；所述第一反相器由第一PMOS管和第一 NMOS管连接形成，所述第二反相器由第二 PMOS管和第二 NMOS管连接形成。
[0010]由第三PMOS管和第三NMOS管连接形成的第三反相器，所述第三反相器的输入端连接所述第一反相器的输出端。
[0011]由第四PMOS管和第四NMOS管连接形成的第四反相器，所述第四反相器的输入端连接所述第二反相器的输出端。
[0012]用作传输管的第五NMOS管和第六NMOS管，所述第五NMOS管的源极连接所述第三反相器的输出端、所述第五NMOS管的漏极连接位线一，所述第六NMOS管的源极连接所述第四反相器的输出端、所述第六NMOS管的漏极连接位线二，所述第五NMOS管的栅极和所述第六NMOS管的栅极都接字线。
[0013]本发明静态随机存取存储器单元电路通过在双稳结构的两个信号输出端和对应的传输管之间增加分别增加一个反相器，通过增加的反相器能够实现对输出信号进行进一步的整形，从而能够大大降低噪声对输出信号的影响，提高存储单元电路的抗噪声性能，使信号输出具有较高的稳定性，这样使得本发明能应用于低电源电压的工作条件下，符合CMOS特征尺寸和工作电压的不断减小的要求。
【专利附图】
【附图说明】
[0014]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0015]图1是现有静态随机存取存储器单元电路的电路图；
[0016]图2是本发明实施例静态随机存取存储器单元电路的电路图。
【具体实施方式】
[0017]如图2所示，是本发明实施例静态随机存取存储器单元电路的电路图。本发明实施例静态随机存取存储器单元电路包括:
[0018]由第一反相器和第二反相器组成的双稳结构，所述第一反相器的输入端连接所述第二反相器的输出端、所述第二反相器的输入端连接所述第一反相器的输出端，所述第一反相器的输出端为输出节点Ql，所述第二反相器的输出端为输出节点Q2，输出节点Ql和输出节点Q2存储一对反相的信号。
[0019]所述第一反相器由第一 PMOS管Pl和第一 NMOS管NI连接形成，具体连接为:所述第一 PMOS管Pl和所述第一 NMOS管NI的栅极相连并作为所述第一反相器的输入端，所述第一 PMOS管Pl和所述第一 NMOS管NI的漏极相连并作为所述第一反相器的输出端，所述第一 PMOS管Pl的源极接工作电压VDD，所述第一 NMOS管NI的源极接地。
[0020]所述第二反相器由第二 PMOS管P2和第二 NMOS管N2连接形成，具体连接为:所述第二 PMOS管P2和所述第二 NMOS管N2的栅极相连并作为所述第二反相器的输入端，所述第二 PMOS管P2和所述第二 NMOS管N2的漏极相连并作为所述第二反相器的输出端，所述第二 PMOS管P2的源极接工作电压VDD，所述第二 NMOS管N2的源极接地。
[0021]由第三PMOS管P3和第三NMOS管N3连接形成的第三反相器，具体连接为:所述第三PMOS管P3和所述第三NMOS管N3的栅极相连并作为所述第三反相器的输入端，所述第三PMOS管P3和所述第三NMOS管N3的漏极相连并作为所述第三反相器的输出端，所述第三PMOS管P3的源极接工作电压VDD，所述第三NMOS管N3的源极接地。所述第三反相器的输入端连接所述第一反相器的输出端。
[0022]由第四PMOS管P4和第四NMOS管N4连接形成的第四反相器，具体连接为:所述第四PMOS管P4和所述第四NMOS管N4的栅极相连并作为所述第四反相器的输入端，所述第四PMOS管P4和所述第四NMOS管N4的漏极相连并作为所述第四反相器的输出端，所述第四PMOS管P4的源极接工作电压VDD，所述第四NMOS管N4的源极接地。所述第四反相器的输入端连接所述第二反相器的输出端。
[0023]用作传输管的第五NMOS管N5和第六NMOS管N6，所述第五NMOS管N5的源极连接所述第三反相器的输出端、所述第五NMOS管N5的漏极连接位线一 BL，所述第六NMOS管N6的源极连接所述第四反相器的输出端、所述第六NMOS管N6的漏极连接位线二 BLB，所述第五NMOS管N5的栅极和所述第六NMOS管N6的栅极都接字线WL。
[0024]本发明实施例中所述第三反相器和所述第四反相器能够分别对输出节点Ql和Q2输出的信息进行进一步的整形，从而能够大大降低噪声对输出信号的影响，提高存储单元电路的抗噪声性能，使信号输出具有较高的稳定性，这样使得本发明实施例能应用于低电源电压的工作条件下，符合CMOS特征尺寸和工作电压的不断减小的要求。
[0025]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种静态随机存取存储器单元电路，其特征在于，包括: 由第一反相器和第二反相器组成的双稳结构，所述第一反相器的输入端连接所述第二反相器的输出端、所述第二反相器的输入端连接所述第一反相器的输出端，所述第一反相器的输出端和所述第二反相器的输出端存储一对反相的信号；所述第一反相器由第一PMOS管和第一 NMOS管连接形成，所述第二反相器由第二 PMOS管和第二 NMOS管连接形成；由第三PMOS管和第三NMOS管连接形成的第三反相器，所述第三反相器的输入端连接所述第一反相器的输出端； 由第四PMOS管和第四NMOS管连接形成的第四反相器，所述第四反相器的输入端连接所述第二反相器的输出端； 用作传输管的第五NMOS管和第六NMOS管，所述第五NMOS管的源极连接所述第三反相器的输出端、所述第五NMOS管的漏极连接位线一，所述第六NMOS管的源极连接所述第四反相器的输出端、所述第六NMOS管的漏极连接位线二，所述第五NMOS管的栅极和所述第六NMOS管的栅极都接字线。
【文档编号】G11C11/413GK103971730SQ201310039841
【公开日】2014年8月6日 申请日期:2013年2月1日 优先权日:2013年2月1日
【发明者】朱红卫, 赵郁炜, 刘国军, 唐敏 申请人:上海华虹宏力半导体制造有限公司