电阻变化存储器及电阻变化器件的成形方法
【专利摘要】本公开涉及电阻变化存储器及电阻变化器件的成形方法。电阻变化存储器具有电阻变化器件以及用于控制对电阻变化器件的电压施加的控制电路。电阻变化器件具有第一电极、第二电极以及置于第一电极与第二电极之间的电阻变化层。第二电极的材料包括选自W、Ti、Ta及它们的氮化物中的一种材料。在电阻变化器件的成形期间，控制电路接续第一成形处理执行第二成形处理。第一成形处理包括施加电压使得第一电极的电位高于第二电极的电位。第二成形处理包括施加电压使得第二电极的电位高于第一电极的电位。
【专利说明】电阻变化存储器及电阻变化器件的成形方法
[0001]相关申请的交叉引用
[0002]在2012年6月19日提交的日本专利申请N0.2012-137826的公开内容(包括说明书、附图和摘要)通过援引而全文并入本文。
【技术领域】
[0003]本发明涉及电阻变化存储器及电阻变化器件的成形方法。
【背景技术】
[0004]电阻变化存储器(ReRAM:电阻RAM)以作为一种非易失性存储器而为人所知(例如，参考:W.W.Zhuang 等，“Novell Colossal Magnetoresistive Thin Film NonvolatileResistance Random Access Memory (RRAM)”, IEDM, 7.5,第 193-196 页，2002 (非专利文献
O,
[0005]G.-S.Park 等，“Observation of electric-field induced Ni filamentchannels in polycrystalline NiOx film”, APL，Vol.91，第 222103 页，2007 (非专利文献2)，
[0006]C.Yoshida 等，“High speed resistive switching in Pt/Ti02/TiN film fornonvolatile memory application”，APL, Vol.91,第 223510 页，2007 (非专利文献 3),以及
[0007]M.Terai等，“High Thermal Robust ReRAM with a New Method for SuppressingRead Disturb，，, 2011Symposium on VLSI Technology, Digest of Technical Papers,第50-51页，2011 (非专利文献4))。
[0008]电阻变化存储器将电阻变化器件用作存储单元并且基于电阻的变化以非易失性方式来存储数据。
[0009]如图1所示，典型的电阻变化器件具有第一电极110、第二电极120以及置于第一电极110与第二电极120之间的电阻变化层130。通过在第一电极110与第二电极120之间施加电压，能够改变电阻变化层130的电阻值，由此能够重写数据。
[0010]在非专利文献I中，PCMO (Pr0.7Ca0.3Μη03)膜和YBCO (YBa2Cu3Oy)膜被用作电阻变化层130。
[0011]在非专利文献2中，厚度约为50nm的多晶NiOx (x=l至1.5)膜被用作电阻变化层 130。
[0012]在非专利文献3中，厚度为80nm的微晶TiO2膜被用作电阻变化层130。
[0013]在非专利文献4中，不同的材料被用于第一电极110和第二电极120 (非对称电极)，旨在降低读取干扰。例如，第一电极Iio的材料是钌，而第二电极120的材料是钨。
[0014]当这样的电阻变化器件被使用时，称为“成形(forming)”的处理对初始设定是必要的。该成形是通过在第一电极110与第二电极120之间施加高电压来在电阻变化层130内形成称为“灯丝(filament)”的传导通路。人们认为，灯丝通过收集电阻变化层130内的缺陷来形成。
[0015]如图1所示，灯丝140 (传导通路)形成于电阻变化层130内，以便使第一电极110与第二电极120连接。该状态对应于“导通状态”，在该导通状态中，电阻变化器件的电阻是低的。在该成形之后，导通/截止切换是可能的。
【发明内容】
[0016]当灯丝140并没有完全通过该成形来形成时，在第一电极110与第二电极120之间的电连接没有完成。这意味着高导通电阻的电阻变化器件(高导通电阻单元)被形成。高导通电阻单元的增加会大大地改变电阻值，并且强加使电阻变化存储器的读特性等劣化的问题。
[0017]通过参照本说明书的描述及附图，本发明的其他目的及新特征将会变得清楚。
[0018]根据本发明的一方面，本发明提供了一种电阻变化存储器。电阻变化存储器具有电阻变化器件以及用于控制对电阻变化存储器的电压施加的控制电路。电阻变化器件具有第一电极、第二电极以及置于第一电极与第二电极之间的电阻变化层。第二电极的材料包括选自W、T1、Ta及它们的氮化物中的一种材料。在电阻变化器件的成形中，控制电路执行第一成形处理以及接续第一成形方法的第二成形处理。第一成形处理包括施加电压使得第一电极的电位高于第二电极的电位。第二成形处理包括施加电压使得第二电极的电位高于第一电极的电位。
[0019]根据本发明的另一个方面，本发明提供了电阻变化器件的一种成形方法。电阻变化器件具有第一电极、第二电极以及置于第一电极与第二电极之间的电阻变化层。第二电极的材料包括选自W、T1、Ta及它们的氮化物中的一种材料。该成形方法包括第一成形处理以及接续第一成形处理执行的第二成形处理。第一成形处理包括施加电压使得第一电极的电位高于第二电极的电位。第二成形处理包括施加电压使得第二电极的电位高于第一电极的电位。
[0020]在电阻变化器件的成形中，令人满意的灯丝被成形以抑制高导通电阻单元的出现。因此，电阻值的离散度(dispersion)被降低以改进电阻变化存储器的特性。
【专利附图】
【附图说明】
[0021]图1是示出典型的电阻变化器件的一种成形方法的概念图；
[0022]图2示出了根据第一实施例的电阻变化器件的配置；
[0023]图3是示出根据第一实施例的成形方法的流程图；
[0024]图4是示出根据第一实施例的成形处理的示意图；
[0025]图5是示出根据第一实施例的电阻变化器件的导通/截止切换方法的概念图；
[0026]图6是用于解释根据第一实施例的效果的图；
[0027]图7是用于解释根据第一实施例的效果的图；
[0028]图8是示出根据第二实施例的成形方法的流程图；
[0029]图9是示出根据第二实施例的成形处理的概念图；
[0030]图10是用于解释根据第二实施例的效果的图；
[0031]图11示意性地示出了根据该实施例的电阻变化存储器的配置；[0032]图12示出了对在该实施例中的存储单元阵列的电压施加的一个实例；
[0033]图13示出了对在该实施例中的存储单元阵列的电压施加的另一个实例；
[0034]图14示出对在该实施例中的存储单元阵列的电压施加的又一个实例；以及
[0035]图15示出对在该实施例中的存储单元阵列的电压施加的再一个实例。
【具体实施方式】
[0036]1.第一实施例
[0037]1-1电阻变化器件的配置
[0038]图2示出根据第一实施例的电阻变化器件I的配置。电阻变化器件I具有第一电极10、第二电极20以及置于第一电极10与第二电极20之间的电阻变化层30。电阻变化层30的电阻值能够通过在第一电极10与第二电极20之间施加电压来切换，由此能够重写数据。
[0039]用于电阻变化层30的材料包括包含例如Ta205、HfO2、ZrO2、TiO2及Al2O3的绝缘体。
[0040]优选的是，用于第一电极10的材料与用于第二电极20的材料是不同的(非对称电极)。例如，用于第一电极10的材料包括Ru或Pt，用于第二电极20的材料包括W、T1、Ta或它们的氮化物。非对称电极为优选的原因将在后面说明。
[0041]各种控制通过对第一电极10和第二电极20施加电压来执行。在下面的描述中，施加电压以使得第一电极10的电位高于第二电极20的电位被简称为“在第一电极10上施加正电压”。相反，施加电压以使得第二电极20的电位高于第一电极10的电位被简称为“在第二电极20上施加正电压”。
[0042]1-2成形方法
[0043]图3是示出根据第一实施例的一种成形方法的流程图。图4是示出根据第一实施例的成形处理的概念图。根据第一实施例的成形处理将具体参照图3和图4来描述。
[0044]步骤S1:第一成形处理
[0045]首先，执行第一成形处理。在第一成形处理中，在第一电极10上施加第一正电压VFl0在该步骤中，电子从第二电极20注入电阻变化层30。因此，如图4所示，灯丝40被形成为从第二电极20延伸至电阻变化层30的内部。
[0046]但是，当灯丝40没有完全形成时，在第一电极10与第二电极20之间的电连接没有完成。这意味着高导通电阻单元的出现，这从电阻值的离散度的角度来看并不是优选的。于是，根据本实施例，下面的第二成形处理接续第一成形处理执行。
[0047]步骤S2:第二成形处理
[0048]在接续第一成形处理的第二成形处理中，电压以与第一成形处理中的方向相反的方向来施加。也就是说，在第二电极20上施加第二正电压VF2。在该步骤中，电子从第一电极10注入电阻变化层30。因此，如图4所示，灯丝40也由第一电极10形成，并且与在步骤SI中形成的灯丝40连接。因而，高电阻部分被消除以提供在第一电极10与第二电极20之间的良好电连接。也就是说，高导通电阻单元的出现得到了抑制。
[0049]如以上根据本实施例所描述的，电压在成形过程中至少施加两次。可以说，第一成形处理是初步成形而第二成形处理是最终成形。典型地，在最终的第二成形处理中施加的第二正电压VF2等于或低于在第一成形处理中施加的第一正电压VFl (VF2≤VF1)。第一成形处理和第二成形处理作为一组来执行。并不根据电传导的状态来判断在第一成形处理之后是否执行第二成形处理。这是为了避免处理及电路配置的复杂性。
[0050]图5示出在该成形之后的电阻变化器件I的通常操作(导通/截止切换)。在该成形之后，第一电极10和第二电极20就借助于灯丝40来导电，并且电阻变化器件I处于“导通状态(低电阻状态)”。
[0051]当在处于导通状态的电阻变化器件I中的第一电极10上施加正电压Voff时，灯丝40的一部分在正侧的第一电极10附近断开。因而，电阻变化器件I的电阻值大大地增加。这是“截止状态(高电阻状态)”，并且电阻变化器件I的状态从“导通状态(低电阻状态)”改变为“截止状态(高电阻状态)”是“截止切换”。
[0052]相反，电阻变化器件I的状态从“截止状态(高电阻状态)”改变为“导通状态(低电阻状态)”是“导通切换”。在导通切换的状态中，正电压Von被施加于第二电极20上。应当注意，电压施加的方向与以上所描述的第二成形处理的情形是相同的。由于在第二电极20上施加正电压Von，灯丝40被再次形成于断开的部分处以恢复在第一电极10与第二电极20之间的电连接。也就是说，电阻变化器件I的状态再次转变为“导通状态(低电阻状态)”。
[0053]1-3氧化物形成自由能
[0054]以下将考虑在每个电极中的“氧化物形成自由能”。氧化物形成自由能是通过将在形成氧化物时的反应热量除以氧化物的氧原子数而获得的值。主要的电极材料的氧化物形成自由能如下=Ti (472.5 千焦/摩尔(1^/11101))>丁& (409.2kJ/mol)>TiN (303.5kJ/mol)>ff (280.lkj/mol) >Ru (152.5kJ/mol)。
[0055]据报告，当在电极内的氧化物形成自由能为高时，即使对电极施加正电压，也较少产生截止切换(灯丝40的断开)(例如，参考非专利文献4)。因此，可以说，诸如T1、Ta、TiN及W之类的材料是较少产生截止切换的电极材料。另一方面，可以说，Ru是相对倾向于产生截止切换的电极材料。
[0056]如同以上根据本实施例所描述的，在接续第一成形处理的第二成形处理中将正电压VF2施加于第二电极20上。在这种情况下，如果已经在第一成形处理中初步成形的灯丝40被断开，则对第二电极20施加正电压VF2将是没有意义的。于是，作为用于第二电极20的材料，那些具有高氧化物形成能以及较少产生截止切换的材料优选被使用。具体地，作为用于第二电极20的材料，W，Ti，Ta及它们的氮化物优选被使用。例如，诸如W和Ti之类的材料是合适的。通过将此类材料用于第二电极20，则能够在第二成形处理中防止截止切换。
[0057]此外，由于第二电极20由较少产生截止切换的材料成形，因而在通常的操作中出现截止切换(参照图5)时则将正电压Voff施加于第一电极10上。因此，第一电极10优选地由相对倾向于产生截止切换的材料(即，具有低的氧化物形成自由能的材料)形成。此类材料包括Ru和Pt。
[0058]如上所述，从截止切换的角度来看，其中材料在第一电极10和第二电极20之间不同的“非对称电极结构”是优选的。氧化物形成自由能优选为在第一电极10中较低而在第二电极20中较高。
[0059]1-4 效果
[0060]如同以上所描述的，根据本实施例，第二成形处理接续第一成形处理执行。因此，令人满意的灯丝40被形成以防止高导通电阻单元的出现。因此，电阻值的离散度被降低并且电阻变化存储器的读特性等被改进。
[0061]此外，由于非对称电极结构，能够防止在第二成形处理中的截止切换(步骤S2)以实现适当的成形。
[0062]图6和图7示出了关于由于成形处理而获得的多个单元(电阻变化器件)的电阻值的威布尔(Weibull)分布。图6示出仅执行第一成形处理的情形，该情形对应于常规技术的情形。另一方面，图7示出其中第二成形处理接续第一成形处理执行的情形。
[0063]在图6中，由于不完全的成形而导致的相当数目的高导通电阻单元被证实。由于高导通电阻单元的存在，电阻值的离散度增大。但是，能够从图7中看出，高导通电阻单元通过执行第二成形处理被大大地减少，并且电阻值的离散度能够得以抑制。也就是说，根据本实施例，电阻值的离散度被降低，并且电阻变化存储器的特性被改进。
[0064]2.第二实施例
[0065]图8是示出根据第二实施例的成形方法的流程图。图9是示出根据第二实施例的成形处理的概念图。根据第二实施例的成形处理将参照图8和图9来描述。与关于第一实施例的描述重复的描述将可选地省略。
[0066]在第二实施例中，第一成形处理在多个阶段中执行，用于减小电压和电流。具体地，第一成形处理(步骤SI)包括步骤Sla和步骤Sib。
[0067]步骤Sla:
[0068]正电压VFla被施加于第二电极20上。在这种情况下，电子从第一电极10注入电阻变化层30。因此，如图9所示，灯丝40被形成为从第一电极10延伸至电阻变化层30。正电压VFla可以低于第一实施例中的第一正电压VFl。
[0069]步骤Slb:
[0070]正电压VFlb被施加于第一电极10上。在该步骤中，电子从第二电极20注入电阻变化层30。因此，如图9所示，灯丝40被形成为从第二电极20延伸至电阻变化层30的内部。正电压VFlb可以低于在第一实施例中的第一正电压VFl。
[0071]步骤Sla和步骤Slb的顺序可以反过来。
[0072]第二成形处理(步骤S2)和通常操作(导通/截止切换)与第一实施例中的第二成形处理及通常操作是相同的。
[0073]根据第二实施例，除了根据第一实施例的效果之外还可以获得以下效果。也就是说，通过增加电压施加的步骤数，所施加的电压和所施加的电流能够在每个循环内减小。
[0074]图10示出了在成形过程中随电压施加的电阻值变化。横坐标表示电压施加的步骤数，而纵坐标表示电阻值。能够看出，灯丝40被成形并且导通状态通过在成形过程中施加电压来获得。此外，能够看出，与通过一个步骤的电压施加的情形相比，当成形通过三个步骤的电压施加来执行时，在每个步骤上所施加的电压和所施加的电流能够被降低。也就是说，根据第二实施例，电压和电流能够被降低。
[0075]一般地，在成形过程中所施加的电压高于在通常操作的过程中所施加的电压。因此，虽然能够经受住成形的晶体管的尺寸是必要的，这在通常操作中并非总是必要的。当为成形处理所需的电压和电流被减小时，晶体管的尺寸同样能够减小这么多。这从电路面积与制造成本的角度来看是优选的。[0076]3.电路配置的实例与电压施加的实例
[0077]图11示意性地示出根据本实施例的电阻变化存储器的配置。电阻变化存储器具有存储单元MC。存储单元MC具有电阻变化器件I和晶体管50(1T-1R单元配置)。电阻变化器件I的第一电极10与公用线PL连接。晶体管50的漏电极51与电阻变化器件I的第二电极20连接。晶体管50的源电极52与位线BL连接。晶体管50的栅电极53与字线WL连接。
[0078]控制电路60控制对电阻变化器件I的电压施加。具体地，控制电路60与位线BL、字线WL及公用线PL连接。控制电路60对位线BL、字线WL及公用线PL施加适当的电压，以分别执行第一成形处理、第二成形处理、导通切换和截止切换。
[0079]如下文所描述的，正电压被施加于第一电极10上。控制电路60对字线WL施加高电平的电压。因此，晶体管50导通以使位线BL与电阻变化器件I的第二电极20电连接。此外，控制电路60对公用线PL施加高电平的电压，并且对位线BL施加低电平的电压。因而，正电压被施加于第一电极10上。
[0080]如下文所描述的，正电压被施加于第二电极10上。控制电路60对字线WL施加高电平的电压。因此，晶体管50导通以使位线BL与电阻变化器件I的第二电极20电连接。此外，控制电路60对公用线PL施加低电平的电压，并且对位线BL施加高电平的电压。因而，正电压被施加于第二电极20上。
[0081]3-1每个存储单元上的电压施加
[0082]电阻变化存储器具有按阵列布置的多个存储单元MC。电压被施加于例如每个存储单元MC上。以下将作为电压施加的目标的存储单元MC称为选定的存储单元MCs。此外，与选定的存储单元MCs连接的字线WL、位线BL及公用线PL分别称为选定的字线WLs、选定的位线BLs及选定的公用线PLs。
[0083]图12示出了在正电压被施加于选定的存储单元MCs的电阻变化器件I的第一电极10上时的状态，控制电路60没有被示出。控制电路60对选定的字线WLs施加高电平的电压，对选定的位线BLs施加低电平的电压，并且对选定的公用线PLs施加高电平的电压。因而，正电压被施加于选定的存储单元MCs的电阻变化器件I的第一电极10上。
[0084]此外，控制电路60对与所选定的字线WLs不同的其它字线WL施加低电平的电压。此外，控制电路60对与所选定的位线BLs不同的其它位线BL施加低电平的电压，并且对与所选定的公用线PLs不同的其它公用线PL施加低电平的电压。因而，在与所选定的存储单元MCs不同的其它存储单元MC中的第一电极10与第二电极20之间的电压施加得以禁止。
[0085]图13示出当正电压被施加于选定的存储单元MCs的电阻变化器件I的第二电极20上时的状态。控制电路60对选定的字线WLs施加高电平的电压，对选定的位线BLs施加高电平的电压，并且对选定的公用线PLs施加低电平的电压。因而，正电压被施加于选定的存储单元MCs的电阻变化器件I的第二电极20上。
[0086]此外，控制电路60对与所选定的字线WLs不同的其它字线WL施加低电平的电压。此外，控制电路60对与所选定的位线BLs不同的其它位线BL施加低电平的电压，并且对与所选定的公用线PLs不同的其它公用线PL施加高电平的电压。因而，在与所选定的存储单元MCs不同的其它存储单元MC中的第一电极10与第二电极20之间的电压施加得以禁止。
[0087]3-2对多个存储单元的共同电压施加[0088]电压可以共同对多个存储单元MC施加。例如，电压同样能够同时地对存储单元阵列内的全部存储单元MC施加。
[0089]图14示出其中正电压被施加于全部存储单元MC中的电阻变化器件I的第一电极10上的情形。在这种情况下，全部存储单元MC都是选定的存储单元MCs。控制电路60对选定的字线WLs施加高电平的电压，对选定的位线BLs施加低电平的电压，并且对选定的公用线PLs施加高电平的电压。因而，正电压被施加于全部存储单元MC中的电阻变化器件I的第一电极10上。
[0090]图15示出其中正电压被施加于全部存储单元MC中的电阻变化器件I的第二电极20上的情形。在这种情况下，全部存储单元MC都是选定的存储单元MCs。控制电路60对选定的字线WLs施加高电平的电压，对选定的位线BLs施加高电平的电压，并且对选定的公用线PLs施加低电平的电压。因而，正电压被施加于全部存储单元MC中的电阻变化器件I的第二电极20上。
[0091]通过以上所述的电压施加，控制电路60能够对该多个存储单元MC(电阻变化器件I)共同执行成形。因此，成形为整个电阻变化存储器所需的处理时间能够被缩短，并且还节省了成本。
[0092]在本实施例中，并不根据电传导的状态来判断在第一成形处理之后是否执行第二成形处理。第一成形处理和第二成形处理作为一组来执行。因此，用于多个存储单元MC的共同成形是可能的。
[0093]虽然本发明人所做出的本发明已经具体参照优选的实施例进行了描述，但是应当意识到，本发明并不限定于这些实施例，而是能够在不脱离本发明的要旨的范围之内进行各种修改。
【权利要求】
1.一种电阻变化存储器，包括: 电阻变化器件，具有第一电极、第二电极以及置于所述第一电极与所述第二电极之间的电阻变化层，以及 用于控制对所述电阻变化器件的电压施加的控制电路，其中 所述第二电极的材料包括选自W、T1、Ta及它们的氮化物中的一种材料， 所述控制电路在所述电阻变化器件的成形中执行接续第一成形处理的第二成形处理， 所述第一成形处理包括施加电压使得所述第一电极的电位高于所述第二电极的电位，以及 所述第二成形处理包括施加电压使得所述第二电极的电位高于所述第一电极的电位。
2.根据权利要求1所述的电阻变化存储器，其中 所述第二电极的材料是W或Ti。
3.根据权利要求1所述的电阻变化存储器，其中 所述第一电极的氧化物形成自由能低于所述第二电极的氧化物形成自由能。
4.根据权利要求1所述的电阻变化存储器，其中 在所述第二成形处理中施加于所述第一电极与所述第二电极之间的电压等于或低于在所述第一成形处理中施加于所述第一电极与所述第二电极之间的电压。
5.根据权利要求1所述的电`阻变化存储器，其中 所述第一成形处理还包括施加电压使得所述第二电极上的电位高于所述第一电极上的电位。
6.根据权利要求1所述的电阻变化存储器，其中 所述控制电路对于多个电阻变化器件共同执行所述电阻变化器件的成形处理。
7.根据权利要求1所述的电阻变化存储器，其中 所述控制电路在通常操作中执行增加所述电阻变化器件的电阻值的截止切换处理以及降低所述电阻变化器件的电阻值的导通切换处理，其中 所述截止切换处理包括施加电压使得所述第一电极的电位高于所述第二电极的电位，以及 所述导通切换处理包括施加电压使得所述第二电极的电位高于所述第一电极的电位。
8.一种电阻变化器件的成形方法，其中 所述电阻变化器件具有第一电极、第二电极以及置于所述第一电极与所述第二电极之间的电阻变化层， 所述第二电极的材料包括选自W、T1、Ta及它们的氮化物中的一种材料， 所述成形方法包括: 第一成形处理，以及 要接续所述第一成形处理执行的第二成形处理， 其中所述第一成形处理包括施加电压使得所述第一电极的电位高于所述第二电极的电位，以及 其中所述第二成形处理包括施加电压使得所述第二电极的电位高于所述第一电极的电位。
9.根据权利要求8所述的成形方法，其中所述第一成形处理还包括施加电压使得所述第二电极的电位高于所述第一电极的电 位 。
【文档编号】G11C16/02GK103514950SQ201310240843
【公开日】2014年1月15日 申请日期:2013年6月18日 优先权日:2012年6月19日
【发明者】阪口智则, 寺井真之, 八高公一 申请人:瑞萨电子株式会社