移位寄存器和显示装置制造方法
【专利摘要】本发明提供一种移位寄存器和显示装置。所述移位寄存器包括多级移位寄存器单元；所述移位寄存器单元包括：第一输出控制模块；第二输出控制模块；分级输出模块，分别与上拉节点、下拉节点、进位信号输出端和驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在驱动信号在求值阶段维持高电平而在复位阶段、预充电阶段和非工作阶段维持低电平；上拉节点电平维持电容，连接于所述第一低电平输出端与第一输出控制模块包括的第一薄膜晶体管的源极之间，用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平，以使得所述驱动信号维持高电平。本发明可以解决耗尽型TFT的漏电流问题对移位寄存器的影响。
【专利说明】移位寄存器和显示装置
[0001]本发明为申请日为2012年7月30日，申请号为201210266145.7，发明名称为“移位寄存器单元、移位寄存器和显示装置”的发明的分案申请。
【技术领域】
[0002]本发明涉及有机发光显示领域，尤其涉及一种移位寄存器和显示装置。
【背景技术】
[0003]随着平板显示的发展，高分辨率，窄边框成为发展的潮流，而要实现高分辨率，窄边框显示，面板上集成栅极驱动电路是最重要的解决办法。对于a-si (非晶硅)和p-si (多晶硅)技术，现有的各种成熟移位寄存电路可以很好的实现这个目标。氧化物TFT (晶体管)作为一种非常有潜力的半导体技术，相比于p-si工艺更简单，成本更低，相比于a-si迀移率更高，因而越来越受到重视，未来很可能是OLED (有机发光二极管)，柔性显示的主流背板驱动技术。然而氧化物TFT是一种耗尽型晶体管，而前面提到的a-si TFT和p-si TFT为增强型的晶体管。
[0004]图1为传统的基本的移位寄存器单元的电路图。如图1所示，该基本的移位寄存器单元包括上拉薄膜晶体管Tl、下拉薄膜晶体管T2、自举电容Cl、上拉控制薄膜晶体管T3、下拉控制薄膜晶体管T4、存储电容C2、第一时钟信号输入端CK、第二时钟信号输入端CKB、输入端Input、复位端Reset和输出端Output ；
[0005]上拉节点(PU点)为与Tl的栅极连接的节点，下拉节点(PD点)为与T2的栅极连接的节点；
[0006]并且从输入端Input输入起始信号STV，VGL为低电平。
[0007]图2是如图1所示的基本的移位寄存器单元在工作时各信号的时序图，VGH为高电平。
[0008]当使用增强型TFT技术制作该基本的移位寄存器单元的电路时，该基本的移位寄存器单元的电路可以正常工作，见图2实线部分，然而如果使用氧化物晶体管(耗尽型晶体管)制作该电路时，由于下拉晶体管无法关闭，电路失效，见图2虚线部分。
[0009]增强型晶体管和耗尽型晶体管的差别见图3和图4，图3为增强型晶体管的特性曲线图，图3的纵轴为增强型晶体管的漏极电流iD，图3的横轴为增强型晶体管的栅源电压Vgs,从图3上可以看到，当Vgs为零时，iD为零，说明Vgs为零时，增强型晶体管完全关闭；图4为耗尽型晶体管的特性曲线图，同样图4的纵轴为耗尽型晶体管的漏极电流iD，图4的横轴为耗尽型晶体管的栅源电压Vgs，但图4显示的却是Vgs为零时，iD远大于零，而只有在栅源电压Vgs为-6V时，iD才为零，因此，在栅源电压Vgs为O时耗尽型晶体管仍然处于导通状态，无法关闭，因此现有的使用a-si技术或p-si技术能正常工作的电路，在运用氧化物晶体管制作时，由于氧化物晶体管不能关闭，漏电流较大，因此如图1所述的传统的基本的移位寄存器单元的电路就不再适用。
【发明内容】
[0010]本发明的主要目的在于提供一种移位寄存器和显示装置，以解决耗尽型TFT的漏电流问题对移位寄存器的影响。
[0011]为了达到上述目的，本发明提供了一种移位寄存器，包括多级移位寄存器单元；
[0012]除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；
[0013]除了最后一级移位寄存器单元，每一级移位寄存器单元的复位端和下一级移位寄存器单元的进位信号输出端连接；
[0014]第一级移位寄存器单元的输入端接入起始信号；
[0015]最后一级移位寄存器单元的复位端接入最后一级移位寄存器单元输出的驱动信号;
[0016]所述移位寄存器单元包括:
[0017]第一输出控制模块，其与上拉节点连接，用于在求值阶段将上拉节点上拉到高电平，而在复位阶段下拉到第一低电平；
[0018]第二输出控制模块，其与下拉节点连接，用于在复位阶段和非工作阶段将下拉节点上拉到高电平；
[0019]分级输出模块，分别与上拉节点、下拉节点、进位信号输出端和驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段、预充电阶段和非工作阶段维持低电平；
[0020]上拉节点电平维持电容，连接于所述第一低电平输出端与所述第一薄膜晶体管的源极之间，用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平。
[0021]实施时，所述第一输出控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；所述第一薄膜晶体管，栅极和漏极与所述输入端连接，源极与所述第二薄膜晶体管的漏极连接；所述第二薄膜晶体管，栅极与所述输入端连接，源极与所述上拉节点连接；所述第三薄膜晶体管，栅极与复位端连接，源极分别与所述第四薄膜晶体管的漏极和第一薄膜晶体管的源极连接，漏极与所述上拉节点连接；所述第四薄膜晶体管，栅极与所述复位端连接，源极与第一低电平输出端连接。
[0022]实施时，所述分级输出模块包括:
[0023]进位输出单元，用于在预充电阶段、复位阶段和非工作阶段在所述第一输出控制模块和第二输出控制模块的控制下使得进位信号输出端输出第一低电平，并在求值阶段在所述第一输出控制模块和第二输出控制模块的控制下使得进位信号输出端输出高电平；
[0024]驱动输出单元，用于在求值阶段在所述第一输出控制模块和第二输出控制模块的控制下使得驱动信号输出端输出高电平，并在预充电阶段、复位阶段和非工作阶段在所述第一输出控制模块和第二输出控制模块的控制下使得驱动信号输出端输出第二低电平。
[0025]实施时，所述进位输出单元包括第一进位输出薄膜晶体管和第二进位输出薄膜晶体管；所述驱动输出单元包括第一驱动薄膜晶体管、第二驱动薄膜晶体管和自举电容；
[0026]所述第一进位输出控制薄膜晶体管，栅极与所述第一输出控制模块连接，源极与所述进位信号输出端连接，漏极与时钟信号输入端连接；
[0027]所述第二进位输出薄膜晶体管，栅极与所述第二输出控制模块连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端连接；
[0028]所述第一驱动薄膜晶体管的栅极和源极之间并联有所述自举电容；
[0029]所述第一驱动薄膜晶体管，栅极与所述第一输出控制模块连接，源极与所述驱动信号输出端连接，漏极与所述时钟信号输入端连接；
[0030]所述第二驱动薄膜晶体管，栅极与所述第二输出控制模块连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端连接。
[0031]实施时，第二低电平大于第一低电平。
[0032]实施时，所述第二输出控制模块包括下拉控制薄膜晶体管和下拉电容，其中:
[0033]所述下拉控制薄膜晶体管，栅极与所述上拉节点连接，源极与第一低电平输出端连接，漏极分别与所述下拉节点和所述下拉电容的第一端连接；
[0034]所述下拉电容的第二端与所述时钟信号输入端连接。
[0035]实施时，所述第一进位输出薄膜晶体管、所述第二进位输出薄膜晶体管、所述第一驱动薄膜晶体管和所述第二驱动薄膜晶体管都是耗尽型薄膜晶体管。
[0036]本发明还提供了一种显示装置，其特征在于，包括上述的移位寄存器。
[0037]与现有技术相比，本发明所述的移位寄存器和显示装置，运用上拉节点电平维持电容在求值阶段维持上拉节点的电平为高电平，从而去稳定所述分级输出模块包括的与上拉节点连接的用于上拉驱动的薄膜晶体管的源极的既有电位，使得该用于上拉驱动信号的薄膜晶体管在栅极电位下拉时，栅极与源极的电压差小于零同时小于阈值电压，因此对于耗尽型晶体管，其处于关闭状态，极大地减小了漏电流，防止了上拉节点电位被下拉，从而解决了耗尽型移位寄存电路的漏电问题，保证了移位寄存器单元的正常工作；并且采用了分级输出模块，通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段、预充电阶段和非工作阶段维持低电平，从而解决耗尽型TFT的漏电流问题对移位寄存器单元的驱动信号的影响。
【专利附图】
【附图说明】
[0038]图1是传统的基本的移位寄存器单元的电路图；
[0039]图2是该基本的移位寄存器单元在工作时各信号的时序图；
[0040]图3是增强型晶体管的特性曲线图；
[0041]图4是耗尽型晶体管的特性曲线图；
[0042]图5是本发明所述的移位寄存器包括的移位寄存器单元的第一实施例的电路图；
[0043]图6是本发明所述的移位寄存器包括的移位寄存器单元的第二实施例的电路图；
[0044]图7是本发明所述的移位寄存器包括的移位寄存器单元的第三实施例的电路图；
[0045]图8是本发明所述的移位寄存器包括的移位寄存器单元的第三实施例在工作时的各信号的时序图；
[0046]图9是本发明所述的移位寄存器包括的移位寄存器单元的第四实施例的电路图；
[0047]图10是本发明所述的移位寄存器的一实施例的电路图。
【具体实施方式】
[0048]为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再做进一步详细的说明。
[0049]本发明提供了一种移位寄存器和显示装置，以解决耗尽型TFT的漏电流问题对移位寄存器的影响。
[0050]如图5所示，本发明所述的移位寄存器包括的移位寄存器单元的第一实施例，包括:
[0051]第一输出控制模块51，其与上拉节点PU连接，用于在求值阶段将上拉节点上拉到高电平，在复位阶段将上拉节点下拉到第一低电平；
[0052]第二输出控制模块52，其与下拉节点H)连接，用于在复位阶段和非工作阶段将下拉节点上拉到高电平；
[0053]所述第一输出控制模块51包括第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4 ;
[0054]所述第一薄膜晶体管Tl，栅极和漏极与输入端Input (η)连接，源极所述第二薄膜晶体管Τ2的漏极连接；
[0055]所述第二薄膜晶体管Τ2，栅极与所述输入端Input (η)连接，源极与所述上拉节点PU连接；
[0056]所述第三薄膜晶体管Τ3，栅极与复位端RST(η)连接，源极分别与所述第四薄膜晶体管Τ4的漏极和第一薄膜晶体管Tl的源极连接，漏极与所述上拉节点连接；
[0057]所述第四薄膜晶体管Τ4，栅极与复位端RST(n)连接，源极与第一低电平输出端连接;
[0058]本发明所述的移位寄存器包括的移位寄存器单元的第一实施例还包括:
[0059]分级输出模块53，分别与上拉节点(PU点)、下拉节点(PD点)、进位信号输出端CA (η)和驱动信号输出端OUT (η)连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段和预充电阶段和非工作阶段维持低电平;
[0060]上拉节点电平维持电容Cl，连接于所述第一低电平输出端与所述第一薄膜晶体管的源极Tl之间，用于在求值阶段通过所述第一输出控制模块51维持所述上拉节点点)的电平为高电平；
[0061]本发明所述的移位寄存器包括的移位寄存器单元的第一实施例的进位信号输出端与下一级移位寄存器单元的输入端Input (n+1)连接，还与上一级移位寄存器单元的复位端RST (η-1)连接(图5中未示)；
[0062]M点是与所述第一薄膜晶体管Tl的源极连接的节点，所述第一低电平输出端输出第一低电平VGLl。
[0063]本发明所述的移位寄存器包括的移位寄存器单元的第一实施例，主要是运用上拉节点电平维持电容Cl在求值阶段维持所述上拉节点(PU点)的电平为高电平。具体的操作主要是通过电容Cl稳定与PU点连接的薄膜晶体管(图5中未示)的源极的既有电位，使得该薄膜晶体管在栅极电位下拉时，栅极与源极的电压差小于零同时小于阈值电压，因此对于耗尽型晶体管，其处于关闭状态，极大地减小了漏电流，防止了 PU点电位被下拉，从而解决了耗尽型移位寄存电路的漏电问题，保证了移位寄存器单元的正常工作。
[0064]并且，在本发明所述的移位寄存器包括的移位寄存器单元的第一实施例中，采用了所述分级输出模块53，通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段和预充电阶段和非工作阶段维持低电平，从而解决耗尽型TFT的漏电流问题对移位寄存器单元的驱动信号的影响。
[0065]如图6所示，本发明所述的移位寄存器包括的移位寄存器单元的第二实施例的电路图。本发明所述的移位寄存器单元的第二实施例基于本发明所述的移位寄存器单元的第一实施例。在该第二实施例中，所述分级输出模块53包括驱动输出单元531和进位输出单元532，其中，
[0066]所述进位输出单元532采用第一低电平输出端驱动；
[0067]所述驱动输出单元531采用第二低电平输出端驱动；
[0068]所述进位输出单元532，用于在预充电阶段、复位阶段和非工作阶段在所述第一输出控制模块51的控制下使得进位信号输出端CA (η)输出第一低电平VGL1，并在求值阶段在第二输出控制模块的控制下使得进位信号输出端输出高电平；
[0069]所述驱动输出单元531，用于在求值阶段在所述第二输出控制模块52和第一输出控制模块51的控制下使得驱动信号输出端OUT (η)输出高电平，并在复位阶段在第一输出控制模块51和第二输出控制模块52的控制下使得驱动信号输出端OUT (η)输出第二低电平 VGL2。
[0070]所述第一低电平输出端输出第一低电平VGL1，所述第二低电平输出端输出第二低电平VGL2 ；
[0071]所述第一低电平VGLl和第二低电平VGL2不同，从而避免耗尽型TFT的漏电流问题对移位寄存器单元的驱动信号的影响。
[0072]如图7所示，本发明所述的移位寄存器包括的移位寄存器单元的第三实施例的电路图。本发明所述的移位寄存器包括的移位寄存器单元的第三实施例基于本发明所述的移位寄存器包括的移位寄存器单元的第二实施例。在该第三实施例中，
[0073]所述进位输出单元532包括第一进位输出薄膜晶体管Τ5和第二进位输出薄膜晶体管Τ6 ；
[0074]所述驱动输出单元531包括第一驱动薄膜晶体管Τ7、第二驱动薄膜晶体管Τ8和自举电容C2 ；
[0075]所述第一进位输出薄膜晶体管Τ5，栅极与所述第一输出控制模块51连接，源极与所述进位信号输出端CA (η)连接，漏极与时钟信号输入端连接；
[0076]所述第一驱动薄膜晶体管Τ7的栅极和源极之间并联有所述自举电容C2 ;
[0077]所述第一驱动薄膜晶体管Τ7，栅极与所述第一输出控制模块51连接，源极与所述驱动信号输出端OUT (η)连接，漏极与所述时钟信号输入端连接；
[0078]所述第二进位输出薄膜晶体管Τ6，栅极与所述第二输出控制模块52连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端CA (η)连接；
[0079]所述第二驱动薄膜晶体管Τ8，栅极与所述第二输出控制模块52连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端OUT (η)连接；
[0080]所述第一输出控制模块51还分别与第一低电平输出端和所述输入端Input (η)连接；
[0081]所述第二输出控制模块52还与第一低电平输出端连接。
[0082]进一步地，T5、T6、T7和T8都是η型TFT (薄膜晶体管);
[0083]进一步地，所述第一进位输出薄膜晶体管Τ5、所述第二进位输出薄膜晶体管Τ6、所述第一驱动薄膜晶体管Τ7和所述第二驱动薄膜晶体管Τ8都是耗尽型薄膜晶体管；
[0084]其中，从时钟信号输入端输入时钟信号CK，所述第一低电平输出端输出第一低电平VGLl，所述第二低电平输出端输出第二低电平VGL2，并且VGL1〈VGL2。
[0085]在本发明所述的移位寄存器包括的移位寄存器单元的第三实施例中，I3U点是与所述第一进位输出控制薄膜晶体管Τ5的栅极连接的节点，PD点是与所述第二进位输出控制薄膜晶体管Τ6的栅极连接的节点。点电位、H)点电位分别由第一输出控制模块51、第二输出控制模块52所控制的。
[0086]本发明所述的移位寄存器包括的移位寄存器单元的第三实施例使用了两个不同的下拉电位:VGL1和VGL2，一个下拉电位VGL2用于驱动信号输出，一个下拉电位VGLl用于反馈和进位信号输出，且VGL2大于VGL1，同时本级移位寄存器单元的输入部分和复位部分使用了两个TFT串联，两个TFT的中间连在一起，且与电容Cl连接于M点。另外本发明所述的移位寄存器包括的移位寄存器单元的第三实施例需要的时钟信号CK，高电平为VGHJg电平为VGLl ;第二输出控制模块52输出的信号作用于H)点，高电平为VGH，低电平为VGLl ；根据本级移位寄存器单元与上一级移位寄存器单元的复位端RST (η-1)和对下一级移位寄存器单元的输入端Input (n+1)的连接，可知本级移位寄存器单元的输入端Input (η)和复位端RST (η)接收到的信号的高电平、低电平分别为VGH、VGL1。
[0087]如图8所示，本发明所述的移位寄存器包括的移位寄存器单元的第三实施例的工作过程分为三个阶段:
[0088]第一个阶段为预充电阶段S1:时钟信号输入端和复位端RST(n)输出第一低电平VGLl，输入端Input (η)输出高电平VGH，因此Tl、Τ2开启，通过I3U点对自举电容C2充电，同时也通过M点对Cl充电；由于Τ4的源极电压为VGL1，同时RST (η)的电位也为VGLl，因此对于Τ4而言Vgs (栅源电压)为0，Τ4处于一定的开启状态(对应其特性曲线，可以看到其处于线性区，有一定电阻)，随着输入端Input (η)对Cl的充电，M点电位迅速升高，对于Τ3，其源极电位为M点的电位，而Τ3的栅极电位为VGLl，因此Τ3的Vgs小于0，当M点电位上升到一定值后，Τ3彻底关闭，由于Τ3关闭，PU点的电位会很快到达VGH ;而PD点的电位为VGLl，Τ6的Vgs为0，Τ6开启；对于Τ8，由于VGL2大于VGLl，Τ8的Vgs小于0，因此Τ8关闭。由于I3U点电位的升高，Τ5、Τ7开启，OUT (η)输出低电平VGLl，CA (η)输出低电平VGLl ；
[0089]第二个阶段为求值阶段S2:CK跳变为高电平，输入端Input (η)的电位跳变为第一低电平VGLl，RST (η)仍然输出第一低电平VGLl，Tl的Vgs和Τ4的Vgs为0，因此Tl和Τ4处于一定的开启状态(处于线性区，有一定电阻)；Τ2的栅极电位和Τ3的栅极电位都为VGL1, Τ2的源极电位和Τ3的源极电位为M点电位，M点由于与Cl连接，虽然Cl会通过Tl和Τ4缓慢放电，但M点电位不会很快跳变成VGL1，而是缓慢下降，只要Cl的电容值达到某一预定值，在半个脉宽的时间内Cl两端的电位差可以保持大于VGLl —定值，因此Τ2的栅源电压Vgs和Τ3的栅源电压Vgs小于O且可以保证其处于关闭状态，Τ2和Τ3的关闭可以使得I3U点电位继续为高电平保持不变，因此Τ5和Τ7继续开启，PD点的电位继续保持低电平VGLl，因此T8继续关闭，Τ6保持一定的开启状态，此时CK为高电平，通过C2将PU点电位进一步提高，Τ5和Τ7进一步开启，因此OUT (η)输出高电平VGH，同时CA (η)输出高电平VGH ；
[0090]第三阶段为复位阶段S3:CK跳变为第一低电平VGL1，RST(η)和H)点输出高电平VGH,因此Τ6和Τ8充分开启，Τ3和Τ4充分开启，因此I3U点和M点电位被下拉至VGLl，Τ6和Τ8的开启使得OUT (η)输出VGL2，而CA(n)输出VGLl ；
[0091]到此移位寄存器单元的操作结束，点电位下拉至VGLl后，由于OUT(n)输出VGL2，T7的Vgs小于0，T7关闭，因此当CK再次为高电平的时候也不会影响到OUT (η)的输出。而Τ5虽然有可能处于微开启，但由于Τ6的开启，因此CA (η)输出VGLl。
[0092]图9是本发明所述的移位寄存器包括的移位寄存器单元的第四实施例的电路图。本发明所述的移位寄存器包括的移位寄存器单元的第四实施例基于本发明所述的移位寄存器包括的移位寄存器单元的第三实施例。
[0093]如图9所示，在该第四实施例中，所述第二输出控制模块52包括下拉控制薄膜晶体管T9和上拉电容C3，其中:
[0094]下拉控制薄膜晶体管T9，栅极与所述上拉节点O3U点)连接，源极与第一低电平输出端连接，漏极分别与所述下拉节点(PD点)和所述上拉电容C3的第一端连接；
[0095]所述上拉电容C3的第二端与所述时钟信号输入端连接。
[0096]需注意的是:本发明的第二输出控制模块52有很多种方案，如图9所示的第二输出控制模块就是实施例之一，但第二输出控制模块的差异并不是本专利与其他方案的本质区别，只要使用了本发明的技术方案，第二输出控制模块无论使用何种实施例都在本发明专利的保护范围内。
[0097]本发明还提供了一种移位寄存器，包括多级上述的移位寄存器单元；
[0098]除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；
[0099]除了最后一级移位寄存器单元，每一级移位寄存器单元的复位端和下一级移位寄存器单元的进位信号输出端连接；
[0100]第一级移位寄存器单元的输入端接入起始信号；
[0101]最后一级移位寄存器单元的复位端接入最后一级移位寄存器单元输出的驱动信号。
[0102]如图10所示，本发明所述的移位寄存器的一实施例由N级移位寄存器单元连接构成，以作为有源矩阵的行扫描器，N通常为有源矩阵的行数，N为正整数；
[0103]S1、S2...、Sn、…、SN分别标示的是第一级移位寄存器单元、第二级移位寄存器单元…、第η级移位寄存器单元…、第N级移位寄存器单元；
[0104]第一时钟信号输入端输出的时钟信号和第二时钟信号输入端输入的时钟信号相位相反，占空比为50% ；
[0105]其中，第一级移位寄存器的输入端IN接入初始脉冲信号STV, STV为高电平有效；
[0106]最后一级移位寄存器单元的复位端接入最后一级移位寄存器单元输出的驱动信号;
[0107]除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接；每一级移位寄存器有两个输出端:CA(n)为进位信号输出端，其分别与下一级移位寄存器单元的输入端Input (n+1)和上一级移位寄存器单元的复位端RST(n-l)连接；OUT(n)为驱动信号输出端，其与有源矩阵的行扫描线Gn连接；其中，η为正整数，且η小于或等于N ;
[0108]相邻两级移位寄存器单元的时钟控制信号互为反相，比如:如果第一级移位寄存器单元的时钟输入端连接时钟信号CK则与该第一级移位寄存器单元相邻的第二级移位寄存器单元的时钟信号输入端连接时钟信号CKB，时钟信号CK和时钟信号CKB互为反相。
[0109]本发明的实施例还提供一种显示装置，包括如以上实施例所述的移位寄存器，所述显不装置可以包括液晶显不装置，例如液晶面板、液晶电视、手机、液晶显不器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。该移位寄存器可以作为显示装置的扫描电路或者栅极驱动电路等，以提供逐行扫描功能，将扫描信号送至显示区域。
[0110]以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。
【权利要求】
1.一种移位寄存器，其特征在于，包括多级移位寄存器单元； 除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端和上一级移位寄存器单元的进位信号输出端连接； 除了最后一级移位寄存器单元，每一级移位寄存器单元的复位端和下一级移位寄存器单元的进位信号输出端连接； 第一级移位寄存器单元的输入端接入起始信号； 最后一级移位寄存器单元的复位端接入最后一级移位寄存器单元输出的驱动信号； 所述移位寄存器单元包括: 第一输出控制模块，其与上拉节点连接，用于在求值阶段将上拉节点上拉到高电平，而在复位阶段下拉到第一低电平； 第二输出控制模块，其与下拉节点连接，用于在复位阶段和非工作阶段将下拉节点上拉到高电平； 分级输出模块，分别与上拉节点、下拉节点、进位信号输出端和驱动信号输出端连接，用于通过分级输出进位信号和驱动信号，而使得在所述驱动信号在求值阶段维持高电平而在复位阶段、预充电阶段和非工作阶段维持低电平； 上拉节点电平维持电容，连接于所述第一低电平输出端与所述第一薄膜晶体管的源极之间，用于在求值阶段通过所述第一输出控制模块维持所述上拉节点的电平为高电平。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；所述第一薄膜晶体管，栅极和漏极与所述输入端连接，源极与所述第二薄膜晶体管的漏极连接；所述第二薄膜晶体管，栅极与所述输入端连接，源极与所述上拉节点连接；所述第三薄膜晶体管，栅极与复位端连接，源极分别与所述第四薄膜晶体管的漏极和第一薄膜晶体管的源极连接，漏极与所述上拉节点连接；所述第四薄膜晶体管，栅极与所述复位端连接，源极与第一低电平输出端连接。
3.如权利要求2所述的移位寄存器，其特征在于，所述分级输出模块包括: 进位输出单元，用于在预充电阶段、复位阶段和非工作阶段在所述第一输出控制模块和第二输出控制模块的控制下使得进位信号输出端输出第一低电平，并在求值阶段在所述第一输出控制模块和第二输出控制模块的控制下使得进位信号输出端输出高电平； 驱动输出单元，用于在求值阶段在所述第一输出控制模块和第二输出控制模块的控制下使得驱动信号输出端输出高电平，并在预充电阶段、复位阶段和非工作阶段在所述第一输出控制模块和第二输出控制模块的控制下使得驱动信号输出端输出第二低电平。
4.如权利要求3所述的移位寄存器，其特征在于， 所述进位输出单元包括第一进位输出薄膜晶体管和第二进位输出薄膜晶体管；所述驱动输出单元包括第一驱动薄膜晶体管、第二驱动薄膜晶体管和自举电容； 所述第一进位输出控制薄膜晶体管，栅极与所述第一输出控制模块连接，源极与所述进位信号输出端连接，漏极与时钟信号输入端连接； 所述第二进位输出薄膜晶体管，栅极与所述第二输出控制模块连接，源极与第一低电平输出端连接，漏极与所述进位信号输出端连接； 所述第一驱动薄膜晶体管的栅极和源极之间并联有所述自举电容； 所述第一驱动薄膜晶体管，栅极与所述第一输出控制模块连接，源极与所述驱动信号输出端连接，漏极与所述时钟信号输入端连接； 所述第二驱动薄膜晶体管，栅极与所述第二输出控制模块连接，源极与第二低电平输出端连接，漏极与所述驱动信号输出端连接。
5.如权利要求4所述的移位寄存器，其特征在于，第二低电平大于第一低电平。
6.如权利要求4或5所述的移位寄存器，其特征在于，所述第二输出控制模块包括下拉控制薄膜晶体管和下拉电容，其中: 所述下拉控制薄膜晶体管，栅极与所述上拉节点连接，源极与第一低电平输出端连接，漏极分别与所述下拉节点和所述下拉电容的第一端连接； 所述下拉电容的第二端与所述时钟信号输入端连接。
7.如权利要求6所述的移位寄存器，其特征在于， 所述第一进位输出薄膜晶体管、所述第二进位输出薄膜晶体管、所述第一驱动薄膜晶体管和所述第二驱动薄膜晶体管都是耗尽型薄膜晶体管。
8.—种显示装置，其特征在于，包括如权利要求1至7中任一权利要求所述的移位寄存器。
【文档编号】G11C19/28GK104464645SQ201510007408
【公开日】2015年3月25日 申请日期:2012年7月30日 优先权日:2012年7月30日
【发明者】青海刚, 祁小敬 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司