降低非易失性存储器单元中的编程干扰的方法
【专利摘要】提供了一种非易失性存储器和多种对其操作以降低干扰的方法。在一个实施方式中，该方法包括将第一正的高压耦合到存储器单元的阵列的第一行中的第一全局字线，并且将第二负的高压(V负)耦合到阵列的第一列中的第一位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程。具有小于V负的幅值的容限电压耦合到阵列的第二行中的第二全局字线，并且抑制电压耦合到阵列的第二列中的第二位线以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压来降低由于编程引起的在未被选择的存储器单元中编程的数据的编程干扰。
【专利说明】降低非易失性存储器单元中的编程干扰的方法
[0001] 相关申请的交叉引用
[0002] 本申请根据U.S.C35119(e)要求获得于2013年3月12日提交的、序列号为 61/778, 136的美国临时专利申请的优先权的权益，其通过引用并入本文。
【技术领域】
[0003] 本公开通常涉及存储器设备，并且更具体涉及用于降低非易失性存储器单元中的 编程干扰的方法。
[0004] 背景
[0005] 非易失性存储器广泛用于储存计算机系统中的数据，并且一般包括具有大量的按 照行和列的方式来排列的存储器单元的存储器阵列。每个存储器单元包括非易失性电荷俘 获栅极场效应晶体管，其通过在控制栅和基底之间施加适当的极性、幅值和持续时间的电 压来编程和擦除。正的栅极至基底电压使电子从沟道穿过到电荷俘获介电层，提高晶体管 的阈值电压Vt，并且负的栅极至基底电压使空穴从沟道穿过到电荷俘获介电层，降低阈值 电压。
[0006] 非易失性存储器遭受编程干扰或位线干扰，其为当连接到相同位线的另一个存储 器单元被由于编程而受抑制时在存储器单元Vt上的意外的和有害的存储器单元变化。位 线干扰涉及位于与包含正在编程的单元的行不同的行中的存储器单元的干扰。发生在所取 消选择行中的位线干扰随着在共同的阱中所选择的行中的擦除/编程周期的数量增加而 增加。位线干扰的幅值当温度较高时也会增加，并且由于在先进技术节点处相比于施加的 电压存储器单元尺寸会按照比例缩小得更快，因此随着非易失性存储器单元的密度的增加 位线干扰也会变得更严重。
[0007] 因此本发明的目标是，提供改进的非易失性存储器和对其编程的方法。
[0008] 附图简述
[0009] 基于接下来的详细描述以及下面提供的附图和所附权利要求将更全面地理解本 发明，其中：
[0010] 图1是示出了非易失性存储器晶体管或器件的横截面侧视的框图；
[0011] 图2是示出了对本公开的实施方式特别有帮助的二晶体管（2T)存储器单元的原 理图；
[0012] 图3是示出了根据本公开的编程操作的实施方式的一段存储阵列的原理图；
[0013] 图4是示出了根据本公开的实施方式的正的高电压（V正），负的高电压（V11)JP 中间的容限电压的曲线图；
[0014] 图5示出了根据本公开的实施方式的在编程操作期间施加到所选择的字线（Vs# 的字线）和所取消选择的子线（V取消选择的全局字线）的电压的曲线图；
[0015] 图6是示出了根据本公开的实施方式的包括存储器器件的处理系统的框图；
[0016] 图7A-7C是示出了根据本公开的各种实施方式的非易失性存储器的命令和控制 电路的细节的框图；以及
[0017] 图8示出了根据本公开的实施方式的用于降低未被选择的存储器单元中的位线 干扰的方法的流程图。
[0018] 详细描述
[0019] 本文描述了用于降低非易失性存储器中的编程干扰的方法。该方法对操作由位单 元或存储器单元的存储器阵列组成的存储器特别有用，存储器包括非易失性电荷俘获半导 体器件，其可以通过施加适当的极性、幅值和持续时间的电压来编程和擦除。
[0020] 在如下描述中，出于说明的目的，为了提供对本发明的全面的理解，阐述了大量的 具体的细节。然而本领域的技术人员清楚的是，无须这些具体的细节，可以实施本发明。在 其他实例中，为了避免对本描述的理解的不必要的模糊，公知的结构和技术没有具体显示 或以框图的形式显示。
[0021] 在描述中提到的对"一个实施方式"或"实施方式"意味着关于实施方式描述的具 体的特征、结构或特性包含在本发明的至少一个实施方式中。该说明书中的各个地方中出 现的短语"在一个实施方式中"，不一定全都涉及同一个实施方式。如本文所用的术语"耦 合"可以包括如下两个动作：直接电连接两个或多个部件或元件和穿过一个或多个中间部 件间接连接。
[0022] 非易失性存储器包括具有使用硅氧化氮氧化硅（SONOS)技术或浮置栅极技术实 现的非易失性存储器晶体管或器件的存储器单元。
[0023] 在图1中示出的一个实施方式中，非易失性存储器晶体管或器件为SONOS类型非 易失性存储器件。参考图1，S0N0S100包括在基底104上形成的栅极堆叠102。S0N0S100 还包括在基底104中的阱108中形成的位于栅极堆叠102两侧的源极/漏极区域106,其 界定了在栅极堆叠下面的沟道区域110。栅极堆叠102包括氧化物遂穿介电层112、氮化物 或氮氧化物电荷俘获层114、顶端的、阻挡的氧化层116和用作控制栅118的多晶硅（poly) 层或金属层。
[0024] 当控制栅118适当偏置时，源极/漏极区域106的电子注入到或穿过隧穿介电层 112并且被俘获在电荷俘获层114。通过其将电荷注入的机制可以包括Fowler-Nordheim 隧道效应和热载流子注入效应。在电荷俘获层114中俘获的电荷产生了漏极和源极之间的 能量势垒，提高开启SONOS器件100必要的阈值电压Vt，使得该器件进入"编程"状态。通 过在控制栅118上施加反向偏压，可以"擦除" SONOS器件100或者使用空穴将所俘获的电 荷去除或替换掉。
[0025] 在一个实施方式中，非易失性电荷俘获半导体器件可以是浮置栅极MOS场效应晶 体管FGMOS或浮置栅极MOS场效应器件。通常，其在结构上类似于上面所述的SONOS器件 100,主要区别在FGMOS包括电容性地耦合到器件的输入的多晶硅（poly)浮置栅极，而不是 氮化物或氮氧化物电荷俘获，。因此，可以参考图1描述FGMOS器件。参考图1，FGM0S器件 100包括在基底104上形成的栅极堆叠102。FGMOS器件100还包括在基底104中的阱108 中形成的位于栅极堆叠102两侧的源极/漏极区域106,其界定了在栅极堆叠102下面的沟 道区域110。栅极堆叠102包括隧道介电层112、浮置栅极层114、阻挡氧化介电层或顶端介 电层116和用作控制栅118的多晶硅层或金属层。
[0026] 与上面所述的SONOS器件类似，可以通过在控制栅与源极和漏极区域之间施加适 当的偏压对FGMOS器件100编程以将电荷注入到电荷俘获层，提高开启SONOS器件100必 要的阈值电压Vt。通过在控制栅上施加反向偏压，可以"擦除"FGMOS器件或者将所俘获的 电荷去除。
[0027] 存储器阵列由通过按照行和列排列的存储器单元的网格来构成并且由一些水平 的和垂直的控制线被连接到例如地址解码器和感测放大器的外围电路。每个存储器单元包 括例如上面所述那些器件的至少一个非易失性电荷俘获半导体器件，并且可以具有一晶体 管（IT)或二晶体管（2T)架构。
[0028] 在图2所示的一个实施方式中，存储器单元200具有2T架构并且除了非易失性存 储器晶体管202之外还包括传输晶体管或选择晶体管204,例如与存储器晶体管202共享共 同基底连接206的传统的IGFET。参考图2,存储器晶体管202具有电荷俘获层208和连接 到选择晶体管204的源极222且通过选择晶体管连接到位线212的漏极210、连接到字线 216的控制栅214以及连接到源极线224的源极218。选择晶体管204也包括连接到位线 212的漏极220和连接到选择线或读取线228的栅极226。
[0029] 在擦除存储器单元200的擦除操作期间，对字线216施加负的高压（V11)且对位 线和基底连接206施加正的高压（V正）。通常，擦除存储器单元200作为批量擦除操作的 一部分，在批量擦除中在通过将适当的电压施加到全局字线（GWL)对存储器单元200编程 的编程操作之前，立刻擦除存储阵列的所选择的行中的所有存储器单元，全局字线是由行 中的所有存储器单元、基底连接和存储阵列中的所有位线共享的。
[0030] 在编程操作期间，反向施加电压到字线216和位线212,同时将加到字线且将 V负施加到位线，以施加偏压来对存储器晶体管202编程。基底连接206或连接到存储器晶 体管202形成在其中的阱的连接耦合到电接地、耦合到V 11或耦合到接地和V11之间的电压。 同样地，读取或选择线228耦合到电接地（OV)，并且源极线224可以与位线212等势，也就 是，耦合到V 11或可以悬空。
[0031] 在擦除或编程操作完成之后，存储器单元200的状态可以通过以下操作来读出： 将存储器晶体管202的栅极至源极电压V ffi设置为零，在漏极端210和源极端218之间施加 小电压，以及感测流过存储器晶体管的电流。在编程状态中，例如N型SONOS存储器晶体管 将处于关闭状态，因为V ffi将低于编程阈值电压Vtp。在擦除状态中，N型存储器晶体管将处 于开启状态，因为将高于擦除阈值电压Vte。通常，开启状态与逻辑"0"相关，而关闭状 态与逻辑"1"相关。
[0032] 参考图3和下面表格1现在将描述存储器单元的存储器阵列和操作其以降低干扰 的方法。在如下描述中，为了说明的清楚和方便，假设存储器阵列中的所有晶体管都为N型 SONOS晶体管。应该理解的是，不失一般性，P型配置可以通过反向所施加的电压的极性进 行描述，并且这种配置在本发明的预期的实施方式的范围中。此外，如下描述中使用的电压 是出于描述的方便而选择的且只代表本发明的一个示例性的实施方式。在本发明的不同的 实施方式中可以采用其他电压。
[0033] 图3示出了可以为大型存储器单元存储器阵列的一部分的一段存储阵列300的示 例性实施方式。在图3中，存储器阵列300包括排列在两行（行1、行2)和两列（列1、列 2)中的四个存储器单元301、302、303、304。存储器单元301-304中的每一个在结构上等同 于上面所述的存储器单元200。
[0034] 参考图3,存储器单元301为将编程为逻辑" 1"状态（也就是，编程为开启状态） 的目标单元，然而已经通过前述擦除操作擦除为逻辑"〇"状态的存储器单元302,保持在逻 辑"〇"或关闭状态。这两个目标（编程中的单元301和抑制中的单元302)通过如下方式来 实现：将第一或正的高压（V1)施加到存储器阵列300的第一行中的第一全局字线（GWL 1)， 在对所选择的存储器单元301编程时将第二或负的高压（V11)施加到第一位线（BL 1)以使 偏压晶体管Tl打开，然而当抑制对所取消选择的存储器单元302编程时将抑制电压（Vwa) 施加到第二位线（BL 2)以使偏压晶体管T2关闭，并且将共同的或共享的电压施加到所有存 储器单元301、302、303、304的基底节点（3耶）和耦合到电接地（0￥)的读取线〇^ 1和此2)。 源极线（SL1和SL2)可以与它们对应的列中的位线处于等势，也就是，SL 1耦合到V11而SL2 奉禹合到V ,或者允许悬空。
[0035] 此外，且如下更详细所述，具有小于V11的电压电平或幅值的所选择的容限电压（V 施加到存储器阵列300的第二行中的第二全局字线（GWL 2)以降低或实质上消除由对所 选择的存储器单元301编程引起的所取消选择的存储器单元304中的编程状态位线干扰。
[0036] 表I描述了可用于对具有2T架构且包括具有N型SONOS晶体管的存储器单元的 非易失性存储器编程的示例性偏压。
【权利要求】
1. 一种方法，包括： 将第一正的高压^^耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并 且将第二负的高压Vn耦合到所述存储器阵列的第一列中的第一位线，以将偏压施加到选 择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元编程；以及 将具有小于V#、的幅值的容限电压耦合到所述存储器阵列的第二行中的第二全局字 线，并且将抑制电压vwa耦合到所述存储器阵列的第二列中的第二位线，以降低施加到未 被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单 元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。
2. 如权利要求1所述的方法，其中所述容限电压的幅值比V#、至少小所述未被选择的存 储器单元中的晶体管的阈值电压VT。
3. 如权利要求2所述的方法，其中所述晶体管是所述未被选择的存储器单元中的非易 失性存储器晶体管。
4. 如权利要求2所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使用 数字到模拟转换器DAC产生所述容限电压。
5. 如权利要求4所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压包 括对所述DAC编程以产生小于V#、的电压幅值。
6. 如权利要求1所述的方法，其中所述容限电压通过切换电路耦合到所述第二全局字 线，所述切换电路被配置为将所述第二全局字线在V#、和所述容限电压之间切换。
7. 如权利要求6所述的方法，其中将所述容限电压耦合到所述第二全局字线包括顺序 地在将所述容限电压耦合到所述第二全局字线之前将V#、耦合到所述第二全局字线一段时 间，以降低施加到所述未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低 由于对所选择的存储器单元的编程引起的对在所述未被选择的存储器单元中编程的数据 的编程干扰。
8. 如权利要求7所述的方法，其中所述非易失性存储器晶体管形成在基底中的阱中， 并且所述方法还包括将V#、耦合到所述阱，并且其中V#、耦合到所述第二全局字线的时间小 于所述阱的电压增加到V#、所需的时间。
9. 如权利要求1所述的方法，其中使用电荷泵产生V#、，并且其中将所述容限电压耦合 到所述第二全局字线包括使用耦合到所述电荷泵的输出端的分压器产生所述容限电压。
10. 如权利要求1所述的方法，其中所述非易失性存储器晶体管包括硅氧化氮氧化硅 SONOS晶体管。
11. 一种方法，包括： 将第一高压HV耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将 具有与所述第一 HV相反的极性的第二HV耦合到所述存储器阵列的第一列中的第一位线， 以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元 编程；以及 将具有小于所述第二HV的幅值的容限电压耦合到所述存储器阵列的第二行中的第二 全局字线，并且将抑制电压耦合到所述存储阵列的第二列中的第二位线，以降低施加到未 被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单 元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。
12. 如权利要求11所述的方法，其中所述容限电压比所述第二HV至少小所述未被选择 的存储器单元中的晶体管的阈值电压VT。
13. 如权利要求11所述的方法，其中所述晶体管是所述未被选择的存储器单元中的非 易失性存储器晶体管。
14. 如权利要求11所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使 用数字到模拟转换器DAC产生所述容限电压。
15. 如权利要求14所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压 包括对所述DAC编程以产生小于所述第二HV的电压幅值。
16. -种方法，包括： 将第一高压HV耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将 具有与所述第一 HV相反的极性的第二HV耦合到所述存储器阵列的第一列中的第一共享位 线，以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器 单兀编程； 将所述第二HV耦合到所述存储器阵列的第二行中的第二全局字线一段时间，以将偏 压施加到所述存储阵列的所述第一列和所述第二行中的与所选择的存储器单元共享所述 第一共享位线的第一未被选择的存储器单元中的非易失性存储器晶体管，以降低所述第一 未被选择的存储器单元中的擦除状态位线干扰；以及 通过被配置为将所述第二全局字线在所述第二HV和所述容限电压之间切换的切换电 路将具有小于所述第二HV的幅值的容限电压耦合到所述第二全局字线，并且将抑制电压 耦合到所述存储器阵列的第二列中的第二位线，以降低施加到第二未被选择的存储器单元 中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在 所述第二未被选择的存储器单元中编程的数据的编程干扰。
17. 如权利要求16所述的方法，其中所述非易失性存储器晶体管形成在基底中的阱 中，并且所述方法还包括将所述第二HV耦合到所述阱。
18. 如权利要求17所述的方法，其中所述第二HV耦合到所述第二全局字线的时间小于 供所述阱的电压增加到所述第二HV的时间。
19. 如权利要求16所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使 用数字到模拟转换器DAC产生所述容限电压。
20. 如权利要求19所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压 包括对所述DAC编程以产生小于所述第二HV的电压幅值。
【文档编号】G11C7/00GK104246894SQ201480000066
【公开日】2014年12月24日 申请日期:2014年1月15日 优先权日:2013年3月12日
【发明者】莱恩·希洛斯, 伊葛·葛兹尼索夫, 范卡特拉曼·普拉哈卡, 卡韦赫·沙克里, 波格丹·乔盖斯库 申请人:赛普拉斯半导体公司