相关申请交叉引用本申请涉及如下美国专利，其转让给本发明的受让人，并且在此通过引用以其整体并入本文：2002年4月23日提交的美国专利号为6,835,591，名称为纳米管薄膜的方法和制品的专利；2003年1月13日提交的美国专利号为7,335,395，名称为利用预先形成的纳米管制造碳纳米管薄膜、层、结构、带、元件和制品方法的专利；2004年3月16日提交的美国专利号为6,706,402，名称为纳米管薄膜和制品的专利；2004年6月9日提交的美国专利号为7,115,901，名称为非易失性电动机械场效应设备和利用其的电路以及形成方法的专利；以及2005年9月20日提交的美国专利号为7,365,632，名称为电阻元件利用碳纳米管的专利。2005年11月15日提交的美国专利号为7,781,862，名称为两端子纳米管设备和系统和以及制造方法的专利；2005年11月15日提交的美国专利号为7,479,654，名称为利用具有可重编程电阻的纳米管制品的存储器阵列的专利；2007年8月8日提交的美国专利号为8,217,490，名称为非易失性纳米管二极管和非易失性纳米管块以及利用其的系统和制造方法的专利；2007年8月8日提交的美国专利号为7,835,170，名称为非易失性纳米管二极管和非易失性纳米管块和利用其的系统和制造方法的专利；以及2009年8月6日提交的美国专利号为8,319,205，名称为非易失性纳米管可编程逻辑设备和利用其的非易失性纳米管场可编程门阵列的专利；2009年10月23日提交的美国专利号为8,351,239，名称为动态感测电流提供电路和用于读取和描述电阻存储器阵列的相关方法的专利；以及2009年11月13日提交的美国专利号为8,000,127，名称为用于复位阻变存储元件方法的专利。本申请关联于如下美国专利申请，其转让给本发明的受让人，并且在此通过引用以其整体并入本文：2010年9月1日提交的美国专利申请号为20110051499，名称为用于利用参考调整阻变元件方法的专利；以及2012年12月12日提交的美国专利申请号为20140166959，名称为引入基于碳的二极管选择设备和用于存储器和逻辑应用的MOSFET选择设备的基于碳的非易失性交叉点存储器的专利。
背景技术：
1、技术领域本公开总体上涉及阻变元件阵列，更特别地，涉及用于读取和编程该阵列而不需要原位置选择单元和电流限制元件的改进的方法。2、相关技术讨论说明书全文的任何相关技术的讨论不应考虑为承认该技术为公知或形成本领域公知常识的一部分。阻变设备和阵列，通常本领域技术人员称为电阻RAM，为半导体工业中公知。该设备和阵列，例如包括但不限于，相变存储器，固体电解质存储器，金属氧化物电阻存储器和碳纳米管存储器诸如NRAMTM。阻变设备和阵列通过调整阻变元件存储信息，典型地包括可响应于在两个或多个电阻状态之间的每个独立阵列单元中某些施加的激励，在多个非易失性电阻状态之间调整的某些材料。例如，阻变元件单元中的每个电阻状态可对应于可由设备或阵列中的支持电路编程和读回的数据值。例如，阻变元件可设置以在两个电阻状态之间切换：高阻状态(其可对应于逻辑“0”)和低阻状态(其可对应于逻辑“1”)。以这种方式，阻变元件可用于存储一个二进制数字(位)数据。或者，作为另一示例，阻变元件可被设置以在四个电阻状态之间切换，以存储两个数据位。或阻变元件可被设置以在8个电阻状态之间切换，以存储四个数据位。或阻变元件可被设置以在2n个电阻状态之间切换，以存储n个位数据。在本领域的电流状态中，对测量和提高阻变元件阵列的阵列单元密度的需要正在增加。然而，在特定应用中，由于本领域的状态中技术被开发以提供越来越小的阻变元件、阻变元件阵列中独立阵列单元的物理尺寸，受到用于传统阻变元件阵列单元的选择电路的物理尺寸的限制。为此，如果用于读取和编程阻变元件阵列的方法被实现，则是有利的，以使独立阵列单元可被快速访问(读取)或调整(编程)，而不需要原位置选择电路或每个单元中的其他电流控制设备。
技术实现要素：
本公开涉及用于编程和读取阻变元件阵列的方法，更特别地，涉及其中阵列中的单元可被快速编程或读取而不需要原位置(insitu)选择或每个单元中的电流控制电路的方法。特别地，本公开提供用于确定阻变元件阵列中至少一个阻变元件的电阻状态的方法。该方法包括首先提供阻变元件阵列。该阻变元件阵列包括多个字线，多个位线；以及多个阻变元件。每个阻变元件具有第一端子和第二端子，其中每个阻变元件的第一端子与字线电通信而每个阻变元件的第二端子与位线电通信。该阻变元件阵列进一步包括至少一个电阻参考元件，该电阻参考元件具有与字线电通信的第一端子和与位线电通信的第二端子。用于确定至少一个阻变元件的电阻状态的方法包括首先初始化该阻变元件阵列中的所有位线和所有字线至接地。该方法然后选择该阻变元件阵列中的一个字线并充电所选择的字线至预先选择的电压同时保持所有其他字线接地并使所有位线浮动。该方法然后通过至少一个阻变元件放电所选择的字线并通过至少一个阻变元件观测至少一个放电电流。用于确定该至少一个阻变元件的电阻状态的方法然后重新初始化该阻变元件阵列中的所有位线和所有字线至接地。该方法然后选择至少一个电阻参考元件并将与该至少一个选择的电阻参考元件电通信的字线充电至预先选择的电压同时保持所有其他字线接地并使所有位线浮动。该方法然后通过该至少一个选择的电阻参考元件放电与该至少一个选择的电阻参考元件电通信的字线并通过至少一个选择的电阻参考元件观测至少一个放电电流。该方法然后比较通过至少一个阻变元件观测的至少一个放电电流以及通过至少一个选择的电阻参考元件观测的至少一个放电电流，以确定该至少一个阻变元件的电阻状态。进一步，本公开还提供了用于调整阻变元件阵列中的至少一个阻变元件的电阻状态的方法。该方法首先包括提供阻变元件阵列。该阻变元件阵列包括多个字线，多个位线；和多个阻变元件。每个阻变元件具有第一端子和第二端子，其中每个阻变元件的第一端子与字线电通信并且每个阻变元件的第二端子与位线电通信。用于调整阻变元件阵列中的至少一个阻变元件的电阻状态的方法首先初始化该阻变元件阵列中的所有位线和所有字线至接地。该方法然后选择一个字线，其中选择的字线与要调整的至少一个阻变元件电通信。该方法然后浮动所有未被选择的字线。该方法然后通过可选择的电流限制元件拉取(pull)所有位线至接地。每个可选择的电流限制元件可配置于至少两个状态中：第一配置状态，其允许足够的编程电流经过可选择的电流限制元件，以及第二配置状态，其禁止足够的编程电流流经可选择的电流限制元件。该方法然后配置关联于那些与要被调整的阻变元件电通信的位线的可选择电流限制元件至第一配置状态，并配置关联于那些与不要被调整的阻变元件电通信的位线的可选择电流限制元件至第二配置状态。该方法然后驱动所选择的字线至预先选择的电压并通过至少一个阻变元件放电所选择的字线以通过至少一个阻变元件提供至少一个编程电流。并且该至少一个编程电流将至少一个阻变元件的电阻从第一电阻状态调整到第二电阻状态。在本公开另一方面，在用于调整阻变元件的电阻状态的方法中，第一电阻状态低于第二电阻状态。在本公开另一方面，在用于调整阻变元件的电阻状态的方法中，第一电阻状态高于第二电阻状态。在本公开另一方面，在用于调整阻变元件的电阻状态的方法中，与选择的字线电通信的每个阻变元件的电阻状态被同时调整。在本公开另一方面，在用于调整阻变元件的电阻状态的方法中，第一电阻状态对应于第一逻辑值，第二逻辑状态对应于第二逻辑值。在本公开另一方面，在用于调整阻变元件的电阻状态的方法中，与所选择的字线电通信的所有阻变元件是在选择的字线放电之后以相同的逻辑值编程的。进一步，本公开还提供了一种用于调整阻变元件阵列中单个阻变元件的电阻状态的方法。该方法首先包括提供阻变元件阵列。该阻变元件阵列包括多个字线，多个位线；和多个阻变元件。每个阻变元件具有第一端子和第二端子，其中每个阻变元件的第一端子与字线电通信并且每个阻变元件的第二端子与位线电通信。用于调整阻变元件阵列中的单个阻变元件的电阻状态的方法首先浮动阻变元件阵列中的所有位线和所有字线。该方法然后选择该多个阻变元件之一。该方法然后驱动与所选择的阻变元件电通信的位线至预先选择的电压，并且驱动与所选择的阻变元件电通信的字线至接地。该方法然后放电通过所选择的阻变元件与所选择的阻变元件电通信的位线，以通过选择的阻变元件提供编程电流。该编程电流将所选择的阻变元件的电阻从第一电阻状态调整到第二电阻状态。在本公开另一方面，在用于调整该单个阻变元件的电阻状态的方法中，第一电阻状态低于第二电阻状态。在本公开另一方面，在用于调整该单个阻变元件的电阻状态的方法中，第一电阻状态高于第二电阻状态。在本公开另一方面，在用于调整该单个阻变元件的电阻状态的方法中，第一电阻状态对应于第一逻辑值，第二逻辑状态对应于第二逻辑值。在本公开另一方面，在用于调整该单个阻变元件的电阻状态的方法中，该电流限制路径足以防止经过未被选择的阻变元件的放电电流大到足以调整该未被选择的阻变元件的电阻状态。在本公开另一方面，在呈现的编程和读取方法中，该阻变元件为两端子纳米管切换元件。在本公开另一方面，在呈现的编程和读取方法中，该阻变元件为金属氧化物存储元件。在本公开另一方面，在呈现的编程和读取方法中，该阻变元件为相变存储元件。在本公开另一方面，在呈现的编程和读取方法中，该阻变元件阵列为存储器阵列。本公开其他特征和优点将从本发明如下描述显而易见，其在下文结合附图提供。附图说明在附图中，图1为简化示意图，说明用于阻变元件阵列的示例性典型体系结构，其中FET选择设备用于阵列单元中。图2为简化示意图，说明用于阻变元件阵列的示例性典型体系结构，其中二极管选择设备用于阵列单元中。图3为简化示意图，说明用于1-R阻变元件单元的阵列的示例性典型体系结构，其中没有选择设备或其他电流限制电路用于阵列单元中。图4为说明在静态DC编程或读操作期间出现在(例如图3所示)1-R阻变元件阵列体系结构的寄生电流的图示。图5为说明1-R阻变元件单元的3D阵列布局的透视图。图6A为简化示意图，说明用于1-R阻变元件单元阵列的示例性体系结构，其中没有选择设备或其他电流限制电路用于阵列单元中(如图3)，但包括响应于每个位线的固定参考电压和示例性测量和存储元件，如描述于本公开的特定实施例。图6B为简化示意图，说明用于1-R阻变元件单元阵列的示例性体系结构，其中没有选择设备或其他电流限制电路用于阵列单元中(如图3)，但包括用于每个位线的参考电阻元件，以及响应于每个位线的示例性测量和存储元件，如描述于本公开的特定实施例。图7A为流程图，详细说明根据本公开的用于在关联于阻变元件阵列中的选择位线的所有位利用固定参考电压执行读操作的方法。图7B为流程图，详细说明根据本公开的用于在关联于阻变元件阵列中的选择位线的所有位利用阵列中的参考电阻元件执行读操作的方法。图8A为简化示意图，详细说明在根据图7A详细描述的本公开方法执行的示例性读操作期间提供至示例性阻变元件阵列(如示出于图6A)的电气激励。图8B为简化示意图，详细说明提供至图8A所示示例性读操作中选择的位线和选择的字线的电气激励。图9A为简化示意图，详细说明在根据图7B(处理步骤703)详细描述的本公开的方法执行的第一半示例性读操作期间提供至示例性阻变元件阵列(如示出于图6B)的电气激励。图9B为简化示意图，详细说明提供至图9A所示的示例性读操作中选择的位线和选择的字线的电气激励。图9C为简化示意图，详细说明在根据图7B(处理步骤705)详细描述的本公开的方法执行的第二半示例性读操作期间提供至示例性阻变元件阵列(如示出于图6B)的电气激励。图9D为简化示意图，详细说明提供至图9C所示的示例性读操作中选择的位线和参考字线的电气激励。图10A为波形序列图，详细说明在根据图7A详细描述的本公开的方法执行的示例性读操作期间提供至示例性阻变元件阵列(例如在图6A示出)的电气激励，其中选择的单元读取逻辑1。图10B为波形序列图，详细说明在根据图7A详细描述的本公开的方法执行的示例性读操作期间提供至示例性阻变元件阵列(例如在图6A示出)的电气激励，其中选择的单元读取逻辑0。图11A为波形序列图，详细说明在根据图7B详细描述的本公开的方法执行的示例性读操作期间提供至示例性阻变元件阵列(例如在图6B示出)的电气激励，其中选择的单元读取逻辑1。图11B为波形序列图，详细说明在根据图7B详细描述的本公开的方法执行的示例性读操作期间提供至示例性阻变元件阵列(例如在图6B示出)的电气激励，其中选择的单元读取逻辑0。图12A为戴维南(Thevenin)等价电路模型，用于图8B所示的简化示意图，并与图14和15A-15C详细描述的示例性读操作的讨论使用。图12B为戴维南等价电路模型，用于图9B和9D所示的简化示意图，并与图14和15A-15C详细描述的示例性读操作的讨论使用。图13为电流/电压图表，说明用于非线性阻变元件的IV曲线，其将用于在图14和15A-15C详细说明的示例性读操作中。图14为表格，详细说明用于执行根据图7A和7B详细描述的本公开方法的读操作的多个示例性阵列配置导致的最小(极小)读信号电平。图15A为表格，详细说明通过执行根据图7A详细描述的本公开方法的读操作实现的多个示例性阵列配置的结果位线电压(VBL)，其中阵列使用非线性阻变元件(结合图13描述)。图15B为表格，详细说明通过执行根据图7B详细描述的本公开方法的读操作实现的多个示例性阵列配置的结果位线电压(VBL)，其中阵列使用非线性阻变元件(结合图13描述)。图15C为表格，详细说明通过执行根据图7B详细描述的本公开方法的读操作实现的多个示例性阵列配置的结果位线电压(VBL)，其中阵列使用2X非线性阻变元件(结合图13描述)。图16A为流程图，详细说明利用根据本公开方法的电流限制编程方法用于在阻变元件阵列(诸如在图3，5，6A和6B示出)中的一个或多个选择单元执行编程操作的方法，其中从字线流经位线的编程电流被提供至选择的单元。图16B为流程图，详细说明利用根据本公开方法的电流限制编程方法用于在阻变元件阵列(诸如在图3，5，6A和6B示出)中的一个或多个选择单元执行编程操作的方法，其中从位线流经字线的编程电流被提供至选择的单元。图17A为简化示意图，详细说明在根据图16A详细描述的本公开的方法执行的示例性电流限制编程操作期间提供至示例性阻变元件阵列(如示出于图3，5，6A和6B)的电气激励。图17B为简化示意图，详细说明在根据图16B详细描述的本公开的方法执行的示例性电流限制编程操作期间提供至示例性阻变元件阵列(如示出于图3，5，6A和6B)的电气激励。图18A为简化示意图，详细说明提供至在图17A所示的示例性电流限制编程操作中选择的字线和位线的电气激励。图18B为简化示意图，详细说明提供至在图17B所示的示例性电流限制编程操作中选择的字线和位线的电气激励。图19A为流程图，详细说明利用根据本公开的方法的编程方法的用于在阻变元件阵列中的一个或多个选择单元(诸如在图3，5，6A和6B示出)执行复位操作的方法，其使用有向电流路径。图19B为流程图，详细说明利用根据本公开的方法的编程方法的用于在阻变元件阵列(诸如在图3，5，6A和6B示出)中的一个或多个选择单元执行设置操作的方法，其使用有向电流路径。图20A为简化示意图，详细说明在根据图19A详细描述的本公开的方法执行的示例性编程操作期间提供至示例性阻变元件阵列(如示出于图3，5，6A和6B)的电气激励。图20B为简化示意图，详细说明提供至在图20A所示的示例性编程操作中选择的位线和字线的电气激励。图20C为等价模型示意图，详细说明提供至在图20A所示的示例性编程操作中选择的位线和字线的电气激励。图20D为简化示意图，其为图20B描述的相对复杂电路提供等价电路模型。图21A-21D为戴维南等价电路，用于计算等价电阻和电压，用于图20A-20D详细说明的写入电压。图22为表格，总结结合图20A-20D和21A-21D讨论的示例性阻变元件阵列中详细描述的写入电压和电流。图23为简化框图，说明访问和寻址系统，能够在阻变元件阵列执行本公开的编程和读取方法。图24为示例性存储器数据路径电路的简化示意图，适用于实现如在图7B详细描述的本公开的读操作和图19A和19B详细说明的编程操作。图25为波形序列图，说明用于图24详细说明的存储器数据路径电路示意图的电气性能计算的多种操作波形。具体实施方式本公开涉及阻变元件阵列和用于编程和读取阵列中阻变元件的电阻状态的方法。如在下文详细讨论，本公开的编程和读取方法适用于在1-R阻变元件单元阵列中使用。该1-R阻变元件阵列(其示例如图3，5，6A和6B所示并在下文结合其附图详细讨论)的特征在于该单元仅包括两端子阻变元件并且不包括任何原位置选择电路或其他电流限制元件。本公开的编程和读取方法包括同时充电阻变元件阵列中的特定阵列线，然后接地特定阵列线同时使其他阵列线“浮动”，以仅经过所选择的单元导流放电电流。在某些情况下，在本公开的方法中，电流限制元件使用于特定阵列线-该电流限制元件位于阵列单元的外部或，在某些应用，阵列本身的外剖-以禁止编程电流流经特定阵列单元。以这种方式，如下文详细描述，本公开的方法可用于可靠并且快速地编程-即，从第一值到希望的第二值调整阻变元件的电阻状态-并且读取-即，在阵列中的一个或多个单元中确定阻变元件的电阻状态-而不需要多个传统编程和读取方法固有的特定设计和布局限制。如描述于本公开方法的某些处理步骤需要一个或多个阵列线在充电至希望的电压电平之后“浮动”。应当理解，在本公开的范围内，“浮动”阵列线驱动该线(或从用于驱动希望的电压至该线的电路元件直接断开该线的连接)以使阵列线的预充电电压由于线路电容暂时保留。如下文详细示出，该“浮动”技术用于编程和本公开的读取方法中，以通过选择单元提供阵列线放电路径(并且通过未选择单元防止该路径)而不需要具有阵列单元的原位置的选择电路。如下文详细描述，本公开教导了用于编程(其执行设置和复位操作)并获取(即，执行读操作)阵列中的阻变元件的方法。在本公开的特定实施例中，阻变元件阵列被设置以使每个阻变元件的第一端子电气地耦合于字线并且每个阻变元件的第二端子电气地耦合于位线。以这种方式，在该设置中，每个阻变元件唯一地可经由特定字线和位线组合访问。图3，5，6A和6B(下文详细讨论)提供了该阻变元件阵列的示例。本公开的某些方面提供了用于编程并且获取该阵列中的阻变元件的方法(并且，如下文详细说明)而不需要局部的原位置选择电路或电流限制设备。为此，本公开提供用于在阻变元件阵列中的一个或多个单元执行读操作的方法。即，该操作的阻变元件阵列中的一个或多个元件经由相关字线和位线访问，以确定存储阵列元件或元件中的电阻状态。在本公开的某些方面中，该读取方法使用固定参考电压(如描述于图6A)，其生成于存储器阵列电路本身或由外部控制电路提供。如下文更详细地描述，在该读操作中，选择的字线被驱动至预先选择的读电压然后响应于关联至一个或多个选择阵列元件的位线，允许通过一个或多个选择阵列元件放电至测量和存储元件。通过每个选择的单元测量的放电电压/电流然后与固定参考电压相比，以确定存储于每个选择阵列单元的电阻状态。如以下将讨论的，在以这种方式的固定参考电压的使用的特定应用可提供更快和更低的电压读操作。根据本公开方法的读取方法在图7，8A-8B，10A-10B和14的以下讨论中详细描述。在本公开的其它方面中，该读取方法使用阵列本身(如描述于图6B)的电阻参考元件。每个参考元件具有第一端子，电气地耦合于参考字线(专用的阵列线用于提供测试电压/电流至电阻参考元件)以及每个电气地耦合于位线的第二端子。如下文更详细地描述，在第一操作阶段，驱动选择的字线至预先选择的读电压然后响应于关联至一个或多个所选择的阵列元件的位线，允许通过一个或多个所选择的阵列元件放电至测量和存储元件。在第二操作阶段，驱动阵列的参考字线至相同的预先选择的读电压，并允许通过关联于所选择的位线的每个参考元件放电至相同的测量和存储元件。然后测量自第一操作阶段和第二操作阶段的放电电压/电流被比较以用于每个选择的阵列元件，以确定存储于每个选择阵列单元的电阻状态。以这种方式，所选择单元(或多个单元)的电压放电可直接相比于相同环境的参考元件的电压放电，而不是被测量并与阵列以外的某些期望值比较。可选地，参考元件可选择于第一操作阶段并且数据元件可选择于第二操作阶段。如以下将讨论的，在以这种方式的参考元件的使用的特定应用，可提供更快和更低的电压读操作。根据本公开方法的读取方法在图7B，9A-9D，11A-11B和15A-15C的以下讨论中详细描述。进一步，根据本公开的某些方面的编程操作(即设置或复位操作，如本文定义)可用于设置或复位关联于阻变元件阵列中的所选择字线的一个或多个阻变元件。在本公开的某些方面，该编程方法包括首先初始化所有阵列线以接地(0V)，然后浮动阵列中的所有字线。阵列中的位线然后通过选择的电流限制元件(诸如，但不限于，电流源，可编程电源和电阻元件)被拉取至接地。关联于要调整(即，编程)的阵列元件的位线通过允许相对高电流流经经过选择的元件的电流限制元件被拉取，并且关联于不调整的阵列元件的位线经过仅允许低电流流过的电流限制元件。所选择的字线然后被驱动至所需编程电压(VP)，并且编程电流允许经过所选择的阻变元件(电流限制元件防止足够的编程电流流经未选择的阵列元件)。根据本公开方法的编程操作的极性可通过替代地将阵列中的所有位线通过选择的电流限制元件上拉至选择的编程电压(VP)然后接地选择的字线而被反转。以这种方式，阻变元件阵列的AC瞬态行为可用于选择性地在任一方向通过阵列中的一组选择的阻变元件单元提供编程电流，而不需要每个阵列单元中的局部的原位置选择电路。根据本公开方法的选择电流限制编程在图16A-16B，17A-17B和18A-18B的以下讨论中更详细描述。本公开还提供了一种编程方法，其使用阻变元件阵列中的字线和位线的选择偏置，以使足够的编程电流经过要编程的单个阵列元件，同时防止该电流流经阵列中的另一元件。在该编程方法中，所有阵列线(即所有位线和所有字线)首先被浮动。关联于所选择的阵列元件的位线被驱动至需要的编程电压(VP)，然后关联于选择的阵列元件的字线被驱动至接地(0V)。以这种方式，编程电流被感应以从位线到字线经过选择的阵列元件。该编程电流的极性可由驱动关联于所选择阵列元件的字线至编程电压(VP)并驱动关联于所选择的阵列元件的位线至接地(0V)而反转。阵列中的未选择元件可在所选择的位线和选择的字线之间提供“漏”电流路径。然而，如下文详细说明，该漏电流可能受到限制(例如，通过选择编程电压，用于阻变元件中的电阻值或阵列的大小)，诸如防止电流足够大而导致阵列中的未选择元件的电阻状态的变化。以这种方式，阻变元件阵列的AC瞬态行为可用于选择性地以任一方向通过阵列中的单个元件提供编程电流，而不需要每个阵列单元中局部的原位置选择电路。根据本公开方法的有向电流路径编程更详细地描述于图19A-19B和20A-20C的以下讨论。应当理解，尽管根据本公开方法的前述阻变元件的编程和获取方法的讨论总体上描述了编程和读取从字线流到位线的电流，本公开的方法不限于这种情况。事实上，如下文详细描述，编程或读取电流可被预充电并浮动在关联于所选择的单元(或多个单元)的位线上，举例而言，并且关联于所选择的单元(或多个单元)的字线(或线)接地以提供编程和读取从位线流到字线的电流。因此，本公开的方法提供了同时兼容于单极(即，单个极性)和两极(即，双极性)阻变元件操作的编程和获取方法。阻变单元通过使用单元中的阻变元件存储信息。响应于电气激励，该阻变元件可在至少两个非易失性电阻状态之间调整。典型地，两个电阻状态被使用：低阻状态(典型地对应于逻辑“1”，设置状态)和高阻状态(典型地对应于逻辑“0”，复位状态)。以这种方式，阻变元件单元中的阻变元件的电阻值可用于存储信息位(例如作为1位存储元件)。根据本公开的其他方面，两个以上电阻状态被使用，使单个单元存储多于一个信息位。例如，阻变存储单元可在四个非易失性电阻状态之间调整其阻变元件，使得在单个单元存储两个信息位。在本公开中，术语“编程”用于描述阻变元件从初始电阻状态被调整到新的希望的电阻状态的操作。该编程操作可包括设置操作，其中阻变元件从相对高阻状态(例如，10MΩ的级别)调整至相对低的电阻状态(例如，100kΩ的级别)。该编程操作(如由本公开定义)还可包括复位操作，其中阻变元件从相对低阻状态(例如，100kΩ的级别)调整至相对高的电阻状态(例如，1MΩ的级别)。附加地，读操作，如由本公开定义，用于描述以下操作，其中阻变元件的电阻状态被确定而不显著改变存储电阻状态。阻变元件可使用，例如，两端子纳米管切换元件，相变存储器，金属氧化物存储单元或导电桥存储器(CBRAM)以及其他材料和设计。阻变元件(及其阵列)适用于作为非易失性存储器设备，用于在电子设备中(诸如，但不限于，蜂窝电话，数字照相机，固态硬盘驱动和计算机)存储数字数据(存储逻辑值为电阻状态)。然而，阻变元件的使用不限于存储器应用。事实上，本公开教导的阻变元件阵列以及高级体系结构可还用于逻辑设备或模拟电路中。典型地，阻变元件通过在元件之间应用电气激励而在不同的电阻状态之间调整(编程)。例如，特定电压，电流的一个或多个编程脉冲和脉冲宽度(根据特定应用的需要)可在阻变元件中应用，以将阻变元件的电阻从初始电阻值调整至新的希望的电阻值。第二编程脉冲(或脉冲)可用于将阻变元件调整回第一初始电阻状态或根据特定应用，调整回第三电阻状态。进一步，阻变元件的状态例如通过在阻变元件之间应用DC测试电压并测量经过阻变元件的电流来确定。在某些应用，该电流可利用具有电流反馈输出的电源来测量，例如，可编程电源或感测放大器。在其它应用，该电流可通过插入与阻变元件串联的电流测量设备来测量。可选地，阻变元件的状态还可例如通过驱动经过阻变元件的固定DC电流并测量阻变元件之间的结果电压来确定。在两种情况下，应用于阻变元件的电气激励被限制以诸如不改变元件的电阻状态。以这种方式，读操作可确定阻变存储元件的状态。阻变元件可形成自多个材料，诸如，但不限于，金属氧化物，固体电解质，相变材料诸如硫族玻璃和碳纳米管结构。例如，通过引用并入本文的Bertin等的美国专利号7,781,862，公开了两个端子纳米管切换设备，包括第一和第二导电端子和纳米管结构制品。Bertin教导了用于在多个非易失性电阻状态之间调整纳米管结构制品的电阻率的方法。在至少一个实施例，电气激励应用于第一和第二导电元件的至少一个，诸如传递经过所述纳米管结构层的电流。通过在特定预定义参数组内(如Bertin在美国专利号7,781,862描述)谨慎地控制该电气激励，纳米管制品的电阻率可在相对高阻状态和相对低阻状态之间重复地切换。在特定实施例，该高和低阻状态可用于存储信息位。如引入的参考所描述，本文指代的用于本公开的纳米管结构包括多个互联的碳纳米管层。纳米管的结构(或纳米结构)，在本公开中，例如，非编织碳纳米管(CNT)结构，例如可具有多个缠绕式纳米管的结构，其相对于彼此不规则地设置。可选地或此外，例如，本公开的纳米管的结构可拥有纳米管的某些位置规则性度量，例如，沿其长轴的并行性某些度量。该位置规则性可例如，出现于相对小的规模，其中纳米管的平面阵列沿其长轴排布在一起，处于其量级为1个纳米管长和10-20个纳米管宽的筏(raft)中。在其它示例，该位置规则性可出现于较大规模，排序的纳米管的区域，在某些情况下，延伸于基本整个结构层中。该大规模的位置规则性为本公开的特定兴趣点。尽管本公开中的某些阻变单元和元件的示例特别地参考基于阻变单元和元件的碳纳米管，本公开的方法不限于这种情况。事实上，本领域技术人员将会清楚，本公开的方法可用于任何类型的阻变单元或元件(诸如，但不限于，相变和金属氧化物)。现参见图1，阻变元件阵列100的示例性体系结构说明于简化示意图。在示例性体系结构100中，场效应晶体管(FET)用于每个阻变元件单元中，以提供该单元的可选择功能。即，FET设备(Q00-Qxy)提供了一种方式来访问希望的阻变元件，同时隔离未选择元件。特别地，现参见图1，阵列100包括多个单元(CELL00-CELLxy)，每个单元包括阻变元件(SW00-SWxy)和被选择设备(Q00-Qxy)。阻变阵列100中的独立阵列单元(CELL00-CELLxy)被选择用于利用如下描述的源线(SL[0]-SL[x])，字线(WL[0]-WL[y])和位线(BL[0]-BL[x])的阵列来读取和编程操作。响应于控制信号应用于字线(WL[0]-WL[y])，独立阵列单元中的所选择设备(Q00-Qxy)允许访问或电气地隔离阻变元件(SW00-SWxy)。特定独立单元(例如，CELL00)可通过利用电气激励驱动相关字线(用于CELL00的WL[0])访问，足以打开希望的单元的被选择FET(用于CELL00的Q00)。编程(即，设置或复位)或读取选择的阻变元件(用于CELL00的SW00)所需要的电气激励然后可应用于位线(用于CELL[00]的BL[0])并且选择关联于所选择单元的线(用于CELL00的SL[0])。利用使能的被选择设备(在该示例中为Q00)，导电路径通过选择的阻变元件提供于位线和所选择的线之间，并且所提供的编程或读取激励仅在选择的阻变元件(用于CELL00的SW00)中被驱动。关联于被使用的位线和所选择的线的另一单元位于独立的字线并且因此不被使能。以这种方式，图1的示例性阻变元件阵列的体系结构100提供了一种方式，用于独立地获取和寻址阵列中的所有单元并传导所应用的电气激励，其足以编程(即，设置或复位)或读取阵列中的任何单元。如上述图1的阻变元件阵列体系结构100提供了一种访问和寻址机制，其需要每个单元响应于三个独立的控制线。进一步，需要每个单元包括原位置FET选择设备，并且进一步该FET选择设备的功率级别足够高，以经受用于阵列中的阻变元件所需要的编程电压。在特定应用中，其可形成FET选择设备，其显著大于被使用的阻变元件的物理大小或甚至大于阵列单元的希望的物理尺寸边界。随着阻变元件阵列规模变小并且单元密度增加，图1的阵列体系结构100的上述和其他设计需求在特定应用中可在电路设计和规模两者上表现出显著的限制。现参见图2，阻变元件阵列200的第二示例性体系结构在简化示意图中说明。在示例性体系结构200中，二极管用于每个阻变元件单元中以对该单元提供可选择功能。即，二极管设备(D00-Dxy)提供一种方式来访问希望的阻变元件，同时隔离未选择元件。特别地，现参见图2，阵列200包括多个单元(CELL00-CELLxy)，每个单元包括与被选择设备(D00-Dxy)串联的阻变元件(SW00-SWxy)。阻变元件阵列200中的独立阵列单元(CELL00-CELLxy)被选择以用于利用如下描述的字线(WL[0]-WL[y])和位线(BL[0]-BL[x])的阵列读取和编程操作。通过以特定偏置驱动其字线(WL[0]-WL[y])和位线(BL[0]-BL[x])阵列，图2的阻变元件阵列体系结构200可通过正向偏置该单元的被选择二极管，同时在剩余未选择单元的选择二极管中反向偏置或直接提供无电压降而使能选择阵列单元。例如，为访问CELL00，足够的读、设置或复位电压(或电流)应用于WL[0]而BL[0]被驱动至接地(0V)。剩余字线(WL[1]-WL[y])被驱动至接地(0V)，剩余位线(BL[1]-BL[x])被驱动至与提供至WL[0]相同的电压。以这种方式，选择的位线(BL[0])上剩余单元中的被选择二极管-即CELL01-CELL0y-保持未偏置，每个单元在其相关字线和其相关位线看到0V。类似地，选择的字线(WL[0])上剩余单元中的所选择二极管-即CELL10-CELLx0-还保持未偏置，其每个单元在其相关字线和其相关位线看到所应用的编程或读电压。最终，阵列中剩余单元的被选择二极管-即CELL11-CELLxy-被反向偏置，其每个单元在其相关字线看到0V并且在其相关位线应用编程电压或读电压。以这种方式，仅D00被正向偏置，并且所应用的编程或读电压(或电流)仅应用在所选择的阻变元件SW00中。如上述，图2的阻变元件阵列体系结构200提供寻址机制，相比于图1的阵列体系结构100需要的三个控制线，其需要每个单元仅响应于两个独立控制线。尽管其表示出体系结构和布局上的显著的简化，图2的阵列体系结构200仍需要每个单元包括原位置选择设备(在这种情况下为二极管)。利用图1的阵列体系结构100的FET选择设备，该选择二极管必须功率等级足够高，以经受用于阵列中的阻变元件所需要的编程电压-其包括大于所使用的阻变元件所需要的编程电压和电流的反向偏置评分。利用图1的FET选择设备，其在特定应用中可导致二极管选择设备显著大于所使用的阻变元件的物理大小或甚至大于阵列单元的希望的物理尺寸边界。附加地，图2的阵列体系结构200不允许阻变元件的双极性操作。即，编程(设置和复位)电流和读电流可仅应用于一个方向：关联于所选择二极管的正向偏置方向的极性。在特定应用，双极性操作-例如，其中设置操作将利用从位线到字线经过阻变元件的电流执行，而复位操作将利用从字线到位线经过的电流执行-在编程机制中希望用于特定阻变元件技术或配置。随着阻变元件阵列规模变小和单元密度增加，图2的阵列体系结构200的上述和其他设计需求在特定应用中可在电路设计和规模上表示出显著限制。现参见图3，阻变元件阵列300的第三示例性体系结构在简化示意图中说明。在示例性体系结构300中，没有选择设备或其他电流限制元件用于阻变元件单元。即，每个单元仅包括阻变元件，其经由两个控制线(字线和位线)访问。利用在图2详细说明的阵列体系结构200，图3的阵列体系结构300可通过使用特定偏置驱动字线和位线来寻址阵列中的独立的阻变单元。在独立阵列单元(CELL00-CELLxy)中没有任何选择设备的情况下，对阵列体系结构300的访问操作必须提供足够的电气激励-如编程(设置或复位)或读操作所需要-以选择阵列单元并且，在相同的时间，防止阵列中的另一单元经历任何改变其存储电阻状态的电气激励。例如，为访问图3的阵列体系结构300的CELL00，足够的读，设置或复位电压(或电流)应用于WL[0]，而BL[0]被驱动至接地(0V)。剩余字线(WL[1]-WL[y])和剩余位线(BL[1]-BL[x])在提供至WL[0]电压(或电流)的一半上被驱动。以这种方式，只有所应用的编程或读电压(或电流)的一半在选择的位线(BL[0])应用于剩余单元的阻变元件-即CELL01-CELL0y并且在选择的字线(WL[0])的剩余单元中-即CELL10-CELLx0。即，CELL01-CELL0y每个在其相关字线看到应用编程或读电压的一半并且在其相关位线为0V，并且CELL10-CELLx0在其相关字线看到完整的编程或读电压，但在其相关位线仅编程或读电压的一半。阵列中的剩余单元即CELL11-CELLxy未偏置，其每个单元在其相关字线和其相关位线均看到应用编程或读电压(或电流)的一半，导致没有电压降或电流跨越/通过其单元中的阻变元件。以这种方式，所应用的编程或读电压仅应用于选择的阻变元件SW00，同时阵列中的某些未选择单元在访问和寻址操作期间部分地偏置，应用于其单元的电气激励不足以改变其单元的电阻状态或干扰执行于被选择的单元的编程或读操作。图4为图示400，说明在传统静态DC编程期间经过被选择的单元和邻接于被选择的单元的单元的电流或执行于图3的1-R阻变元件阵列(结合图3所描述)的读操作。在图示400中，选择的单元410通过驱动足够的编程(设置或复位)或读电压(该电压需求通过被使用的阻变元件的特定应用或类型的特定需要确定)至WL1并将BL1下拉以接地(0V)来访问。响应于该应用的电气激励，编程或读电流450通过选择的阻变单元410生成自WL1至BL1。附加地(如上文结合图3详细描述)，应用于WL1的电压电平别的一半的电压被应用于未选择字线(WL0和WL2)和未选择位线(BL0和BL2)。以这种方式，未选择单元421，423，426和428保持未偏置(每个单元在其相关位线和其相关字线看到所应用的编程或读电压的一半)。并且未选择单元422，424，425和427在应用于WL1的电压的一半变为偏置，生成通过其单元的寄生电流460。如上述，通过谨慎选择阻变元件自身的编程电压，电流和设计参数，该寄生电流460保持不足以改变未选择单元422，424，425和427的电阻状态或于选择单元410上的干扰编程或读操作。如上所讨论，图3详细说明的阵列体系结构300提供了一种电路结构，其利用图2的阵列体系结构200，需要每个单元仅响应于两个独立控制线，相比于图1的阵列体系结构100需要的三个控制线。如在图3详细描述的进一步阵列体系结构300不需要具有每个阻变元件的原位置选择设备，而阵列体系结构300允许双极性操作(即，在适合特定应用或特定阻变元件技术的需要时，编程或读电流可从字线流到位线或从位线流到字线)。Bertin等的美国专利申请号20140166959，其整体通过引用并入本文，教导了这种类型的用于阻变元件阵列的体系结构，描述了用于编程和读取该阵列中的单元的某些方法(如上所讨论)。在US20140166959中，Bertin将该类型的阻变元件单元称为1-R单元-其中阵列单元仅由两个端子阻变元件组成。在图3详细说明(在Bertin的13/716,453中讨论)的1-R单元阵列体系结构300表示在电路体系结构和布局上的进一步显著改进和简化(相比于图1和2的阵列体系结构100和200)用于特定应用。例如，阵列体系结构300中的单元大小规模仅由阻变元件自身的物理尺寸需求限制。进一步，由于每个阵列单元仅包括一个设备(阻变元件本身)和两个互联(位线电气地耦合于阻变元件的第一端子，字线电气地耦合于第二端子)，阻变元件阵列的复杂性被显著降低，在特定应用中，在便于制造，成本，增加的缩放能力以及电路集成方面提供了多个优点。因此，如在图3详细描述(或相似变型，诸如，图5所示的阵列结构)的简化的阵列体系结构300是高度希望的，由于本领域持续需要更高密度的阻变元件阵列的状态。然而，尽管阵列体系结构300(和类似变型)在特定应用中是高度希望的，上述以及结合图3和4详细描述(以及Bertin的13/716,453中讨论的方法)的传统静态DC编程和读取方法可在特定应用中表现出对阻变元件阵列的布局和设计上的限制。结合图4描述的静态DC编程和读操作中固有的寄生电流460，例如，在特定应用中可带来对阻变元件阵列中的特定设计限制。例如，该编程方法在特定应用中可能相比于在其它体系结构中(例如图1和2的100和200)使用的阻变元件，需要显著不同的用于特定阻变元件中的标称设置和复位电阻值。该大范围的标称电阻值可例如，在与组成阵列单元的阻变元件使用的纳米管结构或硫族块中引入物理尺寸需求。进一步，在另一示例，用于阻变元件阵列中的位线和字线的长度可在特定应用中部分地限制于在图4详细说明的寄生电流460。对于读，例如，随着每个位线的单元(或位)的数量增加，感测放大器的读信号被降低，由此限制每个位线单元(或位)的数量以保证足够的信号电压至感测放大器。并且，超长阵列线固有的电容可-同样在特定应用中-使该小电流在线自身充电至其需要电压时经过未选择单元。尽管该寄生电流值可相比于所需要的编程电流在等级上较小，例如，如果不谨慎地考虑阵列中的设计，延长的电流可足以改变存储于未选择单元的电阻值或禁止或以其他方式不利地影响编程或读操作。该限制在特定应用可需要位线和字线被限制在特定长度，以降低单元的数量和线路电容。在另一示例，相比于其他阻变元件阵列体系结构(例如图1和2的100和200)，图4详细说明的访问和寻址方法在特定应用可需要更高的设置，复位和读电流。示出于图4的多个寄生电流460，例如，由相同的驱动器电路驱动，即：WL1的外部电路驱动编程电压。诸如图2所示的阵列中体系结构，例如，仅选择的单元被偏置和使能，而整个提供的电流将流经选择的阻变元件。然而，如图4所示，利用诸如图3所示结构阵列中(其中阵列单元不包含被选择元件)的传统静态DC编程或读取方法，提供的编程或读电流被驱动不仅流经所选择的单元，而且流经在选择的位线和选择的字线上的多个未选择单元。因此，在该特定应用中，流经所选择的单元的有效电流可相比于其他体系结构显著降低。即，例如，为提供特定应用所需要的足够的读电流和利用图4详细说明的访问和寻址方法的阻变元件技术，显著更高的读电流(或电压)需要提供于WL1，以产生访问和寻址方法固有的寄生电流。该增加的功率需求在特定应用可能是不希望的。如以上详细描述，尽管图3的1-R阻变元件阵列体系结构300(和类似变型)在便于设计和制造以及成本和规模考虑上提供了多个优点，开发用于其他类型的阵列体系结构(诸如，但不限于分别在图1和2的阵列体系结构100和200)的静态DC编程方法可引入不希望的限制，其可限制该阵列结构在特定应用的效能。为此，本公开提供改进访问和寻址方法，其适用于1-R阻变元件阵列体系结构使用，其中没有被选择设备(或其他电流限制元件)用于阵列单元中(如图3详细说明)。该改进访问和寻址方法可用于在该体系结构中执行设置，复位和读操作，而不存在上述结合图4描述方法的限制。该访问和寻址方法将在以下剩余附图的讨论中详细描述。图5为3D阻变元件阵列500的透视图。阻变元件阵列500包括设置于三个尺寸(沿x，y和z轴)的1-R阻变单元。第一层位线(542a，544a，546a和548a)沿y轴设置，第一层字线(532a，534a，536a和538a)沿x轴并在该第一层位线以上设置。在前两层位线(542a，544a，546a和548a)和字线(532a，534a，536a和538a)之间，阻变元件510的第一层被设置，在每个字线和位线交叉处具有一个阻变元件。阻变元件的每个包括设置于第一导电元件512和第二导电元件514之间的阻变材料516(诸如，但不限于，纳米管结构层或相变材料块)。在特定应用中，希望使用该第一和第二导电元件(分别为512和514)，以在阵列线(字或位线)和实际阻变材料516之间提供导电路径。然而，该导电元件(512和514)在每个应用中不需要。例如，根据用于阵列线的材料，选择用于阻变元件516的特定材料，以及所使用的布局和制造方法，在特定应用中阻变材料块直接连接阵列线自身可能更加有利。因此，第一和第二导电元件(分别为512和514)的包括不应当视为限制1-R阻变元件阵列的体系结构。第二层位线(542b，544b，546b和548b)沿y轴设置在第一层字线之上。在该第二层位线(542b，544b，546b和548b)和第一层字线(532a，534a，536a和538a)之间，阻变元件510的第二层被设置，其在每个字线和位线交叉处具有一个阻变元件。第二层字线(532b，534b，536b和538b)沿x轴设置于第二层位线(542b，544b，546b和548b)之上，阻变元件510的第三层被设置，其在每个字线和位线交叉处具有一个阻变元件。以这种方式，48个1-R阻变元件单元的阵列设置于实质相同的交叉部分区域，其将用于传统2D阵列结构中的仅16个阵列单元阵列。3D阵列结构，如在图5详细描述，就规模和阵列单元密度而言是高度希望的。并且1-R单元体系结构的相对简便(结合图3和4详细描述)适用于该3D结构，并提供多个制造和功能优点。进一步，本公开的读取和编程方法特别适用于该复杂阵列结构。如在下文详细讨论，本公开的改进访问和寻址方法消除了静态DC方法固有的多个设计限制(诸如结合上述图4描述)。因此，在特定应用，本公开的方法适用于使用于诸如图5描述的复杂阵列结构。现参见图6A和6B，图3详细说明的1-R阵列体系结构300的两个变化版本在简化示意图中被说明。该变化阵列体系结构601和602呈现为图3所示的阵列体系结构300的变型并适用于与本公开的改进的读取方法使用。阵列体系结构601和阵列体系结构602在结构上近似等同于图3的阵列体系结构300。每个1-R阵列单元(CELL00-CELLxy)仅由单个阻变元件(SW00-SWxy)组成，并且没有原位置选择设备或其他电流限制设备用于阵列单元中。每个单元(CELL00-CELLxy)仅响应于两个线而被寻址并访问：字线(WL[0]-WL[y])和位线(BL[0]-BL[x])。参见图6A和6B，第一变型为响应于阵列中的每个位线(分别为601和602)的测量和存储元件的附加。该测量和存储元件适用于与本公开的读取方法使用，如下文结合图7A-7B，8A-8B，9A-9D，10A-10B和11A-11B详细讨论。在图6A的示例性阵列体系结构601中，每个测量和存储元件包括“数据”FET(QD0-QDx)，其中，通过控制线(RD_DATA0-RD_DATAx)能使每个相关位线连接至比较器元件(U1-Ux)的第一输入。在图6A的示例性阵列体系结构中，固定参考电压由参考电压生成器U100提供并提供至测量和存储元件中的比较器元件(U0-Ux)的第二输入。该固定参考电压可由阵列电路本身的电路元件提供或在适合特定应用需要时由阵列电路的外部提供。每个比较器元件(U0-Ux)，选择性地响应于相关位线和固定参考电压，提供数据输出(D0-Dx)，其中，如下文详细示出，在本公开的方法中可用于表示存储于关联至测量和存储元件的位线上的所选择的阻变元件的数据值。参见图6B，第二阵列体系结构变型(相比于图3的阵列体系结构300)为参考电阻元件(RREF0-RREFx)和参考字线(WL_REF)的附加。每个参考电阻元件(RREF0-RREFx)具有与参考字线(WL_REF)电通信的第一端子，和与位线(BL[0]-BL[x])之一电通信的第二端子。以这种方式，阵列602中的每个位线关联于参考电阻元件。在图6B的示例性阵列体系结构602中，每个测量和存储元件进一步包括“参考”FET(QREF0-QREFx)，其中，当由控制线(RD_REF0-RD_REFx)使能时，将放电路径从关联于测量和存储元件的位线提供至“参考”存储电容器(CREF0-CREFx)。进一步，每个测量和存储元件还包括“数据”存储电容器(CDATA0-CDATAx)，其用于保留在数据读操作阶段期间看到的位线电压(如将在图7B的讨论中详细说明)。以这种方式，图6B的每个比较器元件(U0-Ux)同时响应于“数据”存储电容器(CDATA0-CDATAx)和“参考”存储电容器(CREF0-CREFx)并提供数据输出(D0-Dx)，其中，如下文详细示出，在本公开的方法中可用于表示存储于关联至测量和存储元件的位线上的所选择的阻变元件的数据值。该参考电阻元件用于本公开的读取方法的至少一个方面中，并且其功能将在图7B，9A-9D和11A-11B的以下讨论中详细说明。如将在图7A和7B的讨论中更详细地描述，示例性测量和存储元件可用于从通过第一操作中的选择单元驱动的放电电流测量和存储结果电压。在特定操作中，该存储电压可相比于固定参考电压(如图6A所示并描述于图7A的读取方法)，以确定所选择的单元的电阻状态。或，在其它操作中，第二处理步骤可用于从通过电阻参考元件驱动的放电电流测量和存储结果电压。两个存储电压可相比于所确定的选择的单元或单元的电阻状态(如图6B所示并描述于图7B的方法)。进一步，利用响应于每个位线的独立测量和存储元件，示例性阵列体系结构601和602可用于在选择的字线同时读取每个阵列单元。该功能可在需要快速数据读操作或页面模式读操作的特定应用是高度希望的。应当理解，尽管示例性阵列体系结构601和602描述了示例性测量和存储元件，包括特定电路元件以及响应于专用的测量和存储元件的每个位线，本公开的方法不限于这种情况。事实上，如下文更详细地描述，本公开的方法仅需要来自所应用的读电压的放电电流或电压被观测并且该值或电平在读操作期间临时存储或记录。图6A和6B描述的示例性测量和存储元件意图作为达到该功能的电路的非限制示例。放电电压和/或电流(或直接为其电压和电流的值)的观测，测量和存储可由更大数量的类似电路元件和体系结构实现。进一步，在特定应用，该测量可在阵列本身的外部执行(经由，例如，外部测量元件或在驱动读电压本身的电源元件中)。仍进一步，根据本公开方法的测量和存储元件可被复用以响应于阵列中的一个或多个位线，诸如降低需要的测量和存储元件的数量。图7A和7B为流程图，详细说明根据本公开的用于在阻变元件阵列中的一个或多个单元上执行读操作的方法。特别地，图7A详细描述了读取方法，其中读电压(VRD)应用于一个或多个选择单元，以经其选择的单元提供读电流。该电流/电压出现于比较器元件的一个端子并且相比于应用于另一端子的固定参考电压，以确定在一个读操作步骤中存储于所选择的单元或单元的电阻状态。图7B详细描述了读取方法，其中读电压(VRD)应用于一个或多个选择单元，以在第一操作(一“数据”读取阶段)中提供经该些单元的读电流，然后相同的读电压(VRD)应用于一个或多个参考电阻元件，以在第二操作(“参考”读取阶段)中提供经该些元件的电流。同时来自该些阶段(在两步骤读操作中获取)的电流/电压被临时存储然后比较确定的所选择的单元的电阻状态。为说明在图7A中描述的本公开的读取方法，图8A提供了简化示意性附图，描述了在如图7A描述的示例性读操作方法的执行期间应用于图6A所示的阻变元件阵列体系结构601的电压。而图8B为简化示意图，详细说明在描述于图8A的读操作期间沿BL[1]的阵列元件。进一步，图10A和10B提供了波形序列图，说明根据本公开的在图7A详细描述的两个示例性读操作。特别地，图10A描述了CELL11(如图6A和8A所示)的读操作，其中该单元读取为逻辑“1”，而图10B描述了相同单元的读操作，其中该单元读取为逻辑“0”。进一步，为说明如在图7B中描述的本公开的读取方法，图9A提供了简化示意性附图，描述了在图7B描述的读操作方法的第一阶段(“数据”读取阶段)(处理步骤704b)期间应用于图6B所示的阻变元件阵列体系结构的电压。图9B为简化示意图，详细说明在图9A描述的处理步骤期间沿BL[1]的阵列元件。类似地，图9C为简化示意性附图，描述了在图7B描述的读操作的第二阶段(“参考”读取阶段)(处理步骤707b)期间应用于图6B所示的阻变元件阵列体系结构的电压。而图9D为简化示意图，详细说明在图9C描述的处理步骤期间沿BL[1]的阵列元件。图9B和9D设置以说明根据图7B描述的方法执行的读操作的每个阶段期间实现的位线电压(VBL1)。该位线电压(VBL1)暂时存储(分别存储于CDATA1和CREF1)并且，在示例性读操作中，提供至比较器元件U1以确定被读取单元的状态。该位线电压(VBL1)在图12B中还被示出和计算为戴维南电压(VTH)。进一步，图11A和11B提供波形序列图，说明根据如在图7B详细描述的本公开的两个示例性读操作。特别地，图11A描述在CELL11(如图6B和9A所示)中的读操作，其中单元读取为逻辑“1”，而图11B描述相同的单元的读操作，其中单元读取为逻辑“0”。现参见图7A和7B，在第一处理步骤701a/701b，阻变元件阵列中的所有位线和字线(包括参考字线)被初始化以接地(0V)。在下一处理步骤702a/702b，阵列中的所有位线被浮动，并且关联于要读取的单元的阵列中的位线每个连接于测量和存储元件。在下一处理步骤703a/703b，选择的字线-即，关联于要读取的单元的字线-被驱动至所需要的读电压(VRD)，而所有未选择字线保持接地(0V)。以这种方式，一个或多个读电流(IRD)被允许从选择的字线经过阻变元件阵列中的一个或多个选择单元到达关联于一个或多个选择的单元的位线并且通过相关位线中未选择单元的并联组合而接地。该电流路径更清楚地在图8B和9B示出，并且在其附图的讨论中更详细地描述。在下一处理步骤704a/704b，连接于一个或多个选择的位线的一个或多个测量和存储元件被用于观测，并且在图7B的情况下，通过一个或多个选择的阵列单元的每一个临时存储结果读电流(IRD)(或来自该电流的电压电平)的值。例如，在图6B详细描述的示例性阵列结构中，测量和存储元件中的存储电容器用于暂时存储来自读电流(IRD)的电压，所述读电流(IRD)流经存储于该位线的选择的阵列元件的电阻值和在同一位线的未选择的阵列单元的合并并联电阻之间的电阻划分。该结果电压值表示读电流(IRD)的值，以及存储于所选择的阵列单元的阻变元件的电阻值。特别参见图7A，在处理步骤710a，该观测电压于固定参考电压相比较，以确定存储于一个或多个选择的阵列单元的电阻状态。如先前描述，该固定参考电压可通过阵列中的电路提供(例如位于阵列单元相同晶元的带隙电压生成器电路)或在最适合特定应用需要时来自外部电路(例如校准电压源)。特别参见图7B，在处理步骤705b，所有位线和字线(包括参考字线)被重新初始化返回接地(0V)。其完成读操作的第一阶段(“数据”读取阶段)以及第二阶段(“参考”读取阶段)。在下一处理步骤706b，阵列中的所有位线再次浮动，并且关联于要读取的单元的阵列中的位线的每一个再次连接于测量和存储元件。在下一处理步骤707b，参考字线-即，关联于阵列中的参考电阻元件的字线-被驱动至所需要的读电压(VRD)，同时所有其它字线保持接地(0V)。以这种方式，一个或多个读电流(IRD)被允许从关联于一个或多个选择单元的参考字线到位线经过阻变元件阵列中的一个或多个电阻参考元件，并且通过相关位线上的阵列单元的并联组合以接地。在下一处理步骤708b，连接于一个或多个所选择的位线的一个或多个测量和存储元件用于通过一个或多个参考电阻元件的每一个来观测和存储结果读电流(IRD)的值。在下一处理步骤710b，通过一个或多个所选择的阵列单元(在处理步骤704b)测量和存储的读电流相比于通过一个或多个参考电阻元件(在处理步骤708b)测量和存储的读电流，以确定存储于一个或多个所选择的阵列单元的电阻状态。在本公开的方法中，阵列中的参考电阻元件被选择以具有在设置状态的标称电阻值和复位状态的标称电阻值之间的电阻值。因此，通过测量值高于通过在相同位线上的参考电阻元件的读电流(或来自所应用的读电流的结果电压)的所选择的阵列单元的读电流(或来自所应用的读电流的结果电压)表示所选择的阵列单元利用第一逻辑值(例如逻辑“1”或设置状态)编程。并且通过测量值低于通过在相同位线上的参考电阻元件的读电流(或来自所应用的读电流的结果电压)的所选择的阵列单元的读电流(或来自所应用的读电流的结果电压)表示所选择的阵列单元利用第二逻辑值(例如逻辑“0”或复位状态)编程。该读电流(通过所选择的阵列单元和参考电阻元件两者)实现位线电压(VBL，如结合图9B和9D详细讨论)，表示实现于读操作的两个阶段期间的不同的读电流电平，并且，依次表示参考电阻元件的所选择的单元的不同的电阻值。该结果位线电压可与所确定的所选择的单元的状态相比较。然而，应当理解，在特定应用中，电流感测比较器(或其他类型的测量元件)可被使用。在该情况下，读电流可代替结果位线电压被直接比较。如上述，根据本公开的特定方面，所选择单元的电阻状态通过比较与所选择的单元的相同位线上的参考电阻元件的所选择的阵列单元的电气响应而确定。因此，所选择的单元的阻变元件以及参考电阻元件两者处于实质相同的电路状态(阵列线电容和电阻，未选择单元的电阻，阵列中的泄漏路径，等)，并且该电气响应的差较大程度由于被读取的阻变元件和参考电阻元件之间的电阻差。以这种方式，非常小的电流或电压差是可靠的并且被快速感测，而不需要具有阵列单元的附加的原位置电路元件。在特定应用中，该精确性可允许使用显著更低的读电压和电流以及显著更快的读计时(相比于传统静态DC访问和寻址方法，诸如，结合图1和2讨论)。应当理解，如先前在图6A和6B中讨论，尽管描述于示例性阵列体系结构601和602的示例性测量和存储元件适用于本公开的方面，本公开的方法不限于这种情况。事实上，本公开的读取方法仅需要结果读电流(IRD)或电压划分值在应用读电压(VRD)至所选择字线期间被测量和存储。应当理解，尽管图6A和6B描述了包括存储电容器和比较器元件的测量和存储元件的特定实现，本公开的方法不限于这种情况。如先前描述，读电压和/或电流(或直接为其电压和电流的值)的观测，测量和存储-如图7A和7B详细说明的读取方法的需要-可由多个类似电路元件和体系结构实现。进一步，在特定应用，该测量可执行于阵列本身的外部(经由，例如，外部测量元件或在驱动读电压本身的电源元件中)。因此，上述结合图7A和7B的读取方法的特定测量和存储元件的使用意图仅作为非限制示例以说明本公开的方法。还应注意，详细描述于图7A和7B的流程图的上述读取方法可用于访问和确定阵列中单个单元的电阻状态或用于同时确定阵列中多个单元的电阻状态。进一步，尽管在图7A和7B详细描述的读取方法描述了驱动选择字线至所需要的读电压，接地未选择字线和浮动位线(以使所选择的字线的一个或多个阵列单元可被读取)，本公开的方法不限于这种情况。事实上，本公开的读取方法可通过浮动阵列中的所有字线，驱动所选择的位线至所需要的读电压，并接地未选择的位线来使用。在该操作中，测量和存储元件将响应于字线而非位线，而且所选择位线的一个或多个单元将被读取)。现参见图8A，图6A的简化示意图601已被修改以实现示意图801，其中说明了在根据图7A执行的示例性读操作期间应用于示例性阻变元件阵列的电气激励。即，在所选择的字线的偏置期间通过所选择的字线上的一个或多个单元感应读电流(IRD)。特别地，在图8A中，WL[1]已被选择并且驱动至所需要的读电压(VRD)而剩余字线(WL[0]和WL[2]-WL[y])被保持接地(0V)。阵列中的所有位线(BL[0]-BL[x])被浮动。以这种方式，读电流(IRD)通过WL[1]的每个阻变元件驱动(即，SW01-SWx1)。参见图8B，图8A的示意图801已被进一步简化以实现示意图802，其中更好地说明了在该示例性读操作期间应用于BL[1]上的元件的电气激励。如图8B可见，BL[1]的电压(VBL1)通过BL[1]上的未选择阵列单元(即，SW10和SW1y)的阻变元件的并联组合之间的电压划分以及BL[1]上所选择的单元(即，SW11)中的阻变元件的电阻，RSEL来确定。CBL1包括于图8B的示意性附图，表示BL[1]固有的电容，其限制位线可充电的速率，以及，在CELL11(或BL[1]的任何单元)读操作可以多快地被执行。然而，当CBL1已具有足够的时间充电时，VBL1实质上通过下式确定：VBL1＝VRD*RUNSEL/(RSEL+RUNSEL)[公式1]并且，由于RSEL实质为存储于所选择的阵列单元的电阻(RSW11)，其变为：VBL1＝VRD*RUNSEL/(RSW11+RUNSEL)[公式2]进一步，RUNSEL实质为存储于未选择阵列单元的电阻(RSW10-RSW1y)的并联组合。实质上：RUNSEL＝REQ/(n-1)[公式3]这里，REQ为所选择的位线上的未选择单元的有效电阻，而n为所选择的位线中单元的数量。该有效电阻值(REQ)更详细描述于图14的讨论。将公式3代入公式2：VBL1＝VRD*(REQ/n-1)/(RSW11+(REQ/(n-1))[公式4]如在公式4中详细描述，此时读操作中VBL1的电压电平表示存储于所选择的阻变元件(RSW11)的电阻状态。通过使能RD_DATA1，位线BL[1]通过QD1连接至比较器元件U1的第一输入(图8B的节点VDATA1)。然后，通过比较该电压(VDATA1)与连接于比较器元件U1的第二输入的固定参考电压(图8B中VREF表示)，电阻状态(并且因此为逻辑值)存储于所选择的单元(在该示例中SW11)可被确定。即，如果节点的电压电平VDATA1(应用于比较器元件U1的第一输入)高于VREF(应用于比较器元件U1的第二输入)，则存储于CELL11的电阻状态被确定为第一逻辑值(例如，逻辑“1”或设置状态)。相反地，如果存储于节点的电压电平VDATA1低于VREF，则存储于CELL11的电阻状态确定为第二逻辑值(例如，逻辑“0”或复位状态)。现参见图9A，图6B的简化示意图602已被修改以实现示意图901，其说明图7B的处理步骤704b期间应用于示例性阻变元件阵列的电气激励。即，在对所选择的字线进行偏置期间通过所选择的字线的一个或多个单元感应读电流(IRD)。特别地，在图9A中，WL[1]已被选择并驱动至所需要的读电压(VRD)而剩余字线(WL[0]和WL[2]-WL[y])保持接地(0V)。阵列中所有位线(BL[0]-BL[x])为浮动。以这种方式，读电流(IRD)通过WL[1]上的每个阻变元件(即，SW01-SWx1)驱动。参见图9B，图9A的示意图901已被进一步简化以实现示意图902，其更好地说明在读操作的该阶段期间应用于BL[1]的元件的电气激励。如图9B可见，BL[1]的电压(VBL1)通过BL[1]的未选择阵列单元(即，SW10和SW12-SW1y)的阻变元件RUNSEL以及BL[1]的参考电阻元件(RREF1)的并联组合之间的电压划分以及BL[1]上所选择的单元(即，SW11)的阻变元件的电阻RSEL来确定。CBL1包括于图9B的示意性附图，表示BL[1]固有的电容，其限制位线可充电的速率以及CELL11(或BL[1]的任何单元)的读操作可多快地执行。然而，一旦CBL1已具有足够的时间充电，VBL1实质上由下式确定：VBL1＝VRD*RUNSEL/(RSEL+RUNSEL)[公式5]并且，由于RSEL实质为存储于所选择的阵列单元的电阻(RSW11)，其变成：VBL1＝VRD*RUNSEL/(RSW11+RUNSEL)[公式6]如上述公式6详细描述，此时读操作中VBL1的电压电平表示存储于选择的阻变元件(RSW11)的电阻状态。通过使能RD_DATA1，存储电容器CDATA1通过QD1连接于BL1并且该电压(VBL1)在读操作的剩余部分期间存储于CDATA1。现参见图9C，图6B的简化示意图602再次被修改以实现示意图903，其说明在图7B的处理步骤707b期间应用于示例性阻变元件阵列的电气激励。即，在参考字线的偏置期间通过阵列中的参考电阻元件感应读电流(IRD)。特别地，在图9C中，WL_REF被驱动至所需要的读电压(VRD)而剩余字线(WL[0]-WL[y])被保持接地(0V)。阵列中的所有位线(BL[0]-BL[x])为浮动。以这种方式，读电流(IRD)通过阵列中的每个参考电阻元件(即，RREF0-RREFx)来驱动。参见图9D，图9C的示意图903已被进一步简化以实现示意图904，其(如图9B)更好地说明在读操作的该阶段期间应用于BL[1]的元件的电气激励。如图9D可见，BL[1]的电压(VBL1)通过BL[1]上所有阵列单元(其包括选择的单元)(即，SW10-SW1y)中阻变元件RUNSEL的并联组合之间的电压划分以及BL[1]的参考电阻元件(RREF1)，RSEL来确定。仍如在图9B，CBL1包括于图9D的示意性附图以表示BL[1]固有的电容，其限制位线可充电的速率以及CELL11(或BL[1]的任何单元)的读操作可多快地被执行。然而，一旦CBL1已具有足够的时间充电，VBL1实质上仍由下式确定：VBL1＝VRD*RUNSEL/(RSEL+RUNSEL)[公式7]并且，由于RSEL在读操作阶段中实质为BL[1]的参考电阻元件的电阻(RREF1)，其变为：VBL1＝VRD*RUNSEL/(RREF1+RUNSEL)[公式8]如以上公式8详细描述，此时在读操作中的VBL1的电压电平表示RREF1的电阻值，其(本公开前文所述)已被选择落入标称设置电阻值和标称复位电阻值之间。通过使能RD_REF1，存储电容器CREF1通过QREF1连接于BL1并且该电压(VBL1)在读操作的剩余部分期间存储于CREF1。在以上讨论的读操作两个阶段中(即，在图9A和9B详细说明的“数据”阶段和在图9C和9D详细说明的“参考”阶段)，RUNSEL保持实质恒定。BL[1]中未选择的单元的阻变元件的电阻通过该些阶段保持不变，并且因此，该电阻元件的并联组合保持不变。尽管在读操作第一阶段(图9A和9B)并联电阻组合RUNSEL包括RREF1并且在第二阶段(图9C和9D)RUNSEL包括RSW11，在具有大型位线阵列(例如，32，64，128，256，512，1024或更大数量的位线)的实际应用中，该差值可接受。因此，RUNSEL的值可作为公式6和公式8的常量。而测量和存储于每个读操作阶段的BL[1]电压(VBL1)之间的差可用于确定存储于所选择的阵列单元(CELL11)的电阻状态(因此，逻辑值)。即，如果存储于CDATA1的电压电平高于存储于CREF1的电压电平，则存储于CELL11的电阻状态确定为第一逻辑值(例如，逻辑“1”或设置状态)。相反地，如果存储于CDATA1的电压电平低于存储于CREF1的电压电平，则存储于CELL11的电阻状态确定为第二逻辑值(例如，逻辑“0”或复位状态)。通过比较所选择阵列单元的电气响应与固定参考电压或位于相同阵列(或电路)并处于相同状态的参考元件的电压，相比于需要比较所选择的阵列单元中的电气响应与某些预先选择或期望值的读取方法，存储于所选择的单元的值可在特定应用中利用更低的电压和电流更快和更准确地确定读激励(即，读取)。该参考比较步骤(图7A和7B的处理步骤710a/710b)进一步在图10A-10B和11A-11B的波形图示和如下更详细地描述中说明。现参见图10A，波形序列图详细描述了根据图7A描述的本公开方法的图6A的CELL11的示例性读操作1001。在图10A的示例性读操作1001中，SW11假设已先前编程为相对低的电阻状态，对应于逻辑“1”或设置状态。在时间索引t0，阵列线(即，所有位线和字线)被初始化为接地(0V)；其对应于图7A的处理步骤701a。因此，WL[1]和VBL1的波形都示出处于0V。RD_DATA1在t0也保持低位，禁用QD1(图6A，8A和8B所示)。VDATA1的波形也接地(0V)。VREF的波形示出处于固定电压并在整个读操作中保持。如先前讨论，VREF的电压电平被选择为在期望处于标称设置状态和标称复位状态的VBL电压之间。最终，D1波形示出了高阻状态，表示比较器元件(图6A，8A和8B的U1)被禁能。这在图10A的示例性读操作中完成，以保证读操作不生成有效数据结果，直到时间索引t3，其对应于图7A的处理步骤710a。在时间索引t1(其对应于图7A的处理步骤702a和703a)，阵列中的位线被驱动至高阻并连接于测量和存储元件。同样在时间索引t1，WL[1]，为该示例性读操作所选择的字线，被驱动至所需要的读电压(图8A和8B的VRD)。阵列中的未选择的字线，为清楚起见在图10A未显示，保持接地(0V)。对应于此，在图10A的波形图示中，在时间索引t1，WL[1]开始充电至驱动读电压，并且VBL1还充电(跟踪WL[1])至表示存储于SW11的电阻值的电压(如以上结合图8B详细讨论)。并且在时间索引t1，RD_DATA1被驱动为高，使能QD1(如图6A，8A和8B所示)并使节点VDATA1跟踪电压VBL1。并且D1保持高阻状态，而U1(如图6A，8A和8B所示)仍禁能。通过时间索引t1(其对应于图7A的处理步骤704a)，VBL1已具有足够的时间完全充电至表示存储于SW11的电阻值的电压电平，而该电压通过节点VDATA1(通过QD1电气地连接于BL[1]，如图8B所示)提供至比较器元件U1的第一输入(仍如图8B所示)。比较器元件U1(如图8B所示)假设在时间索引t2被使能，并且，因此，D1转变利用高于VREF(应用于比较器元件U1的第二输入的电压)的VDATA1(应用于比较器元件U1的第一输入的电压)表示高电压电平(逻辑“1”)。通过时间索引t3(其对应于图7A的处理步骤710a)该结果准备从阵列输出至外部控制电路(诸如，但不限于，微处理器，微控制器或FGPA)。通过时间索引t4，字线和位线返回接地(0V)，RD_DATA1再次被驱动为低，比较器元件U1被禁能，而读操作完成。应当理解，在本公开的读取方法的特定应用(如在图7A描述)，QD1和对应RD_DATA1信号可不需要。事实上，在该应用中，比较器元件U1的第一输入可直接连接至BL[1]，而在与位线BL[1]近似相同的时间转变至VREF的参考电压充电至结果电压VBL。如先前讨论，BL[1]的线电容(图8B中以CBL1表示)可在特定应用限制VBL1可多快充电至其完全电压。还应注意，在特定应用，WL[1]的线电容还可为在该充电时间中的因数。而且，根据使用的测量和存储元件的类型和实现，当VBL1已达到其完全电压时可能需要附加的时间来测量和/或存储VBL1电压。图10A的波形已被绘制以说明可能的计时需求(如由在时间索引t1和t2之间的WL[1]，VBL1和VDATA1的斜坡曲线表示)，以更好地说明本公开的方法。然而，该示例性RC计时延迟和瞬态AC特性不应视为限制本公开的方法。进一步，阻变元件阵列的设计和体系结构在特定应用中可被选择以限制或以其他方式控制由于该计时需求的电气特性，以更好地执行本公开的方法。现参见图10B，波形序列图详细说明了根据图7A描述的本公开方法的图6A的CELL11的另一示例性读操作1002。在图10B的示例性读操作1002中，SW11假设已被先前编程为相对高的电阻状态，对应于逻辑“0”或复位状态。该第二示例性读操作1002实质等同于图10A详细说明的第一读操作1001，区别仅在于其将读出逻辑“0”而非逻辑“1”。如上述图10A的讨论更详细地说明，在图10B详细说明的第二示例性读操作1002中，在时间索引t0(其对应于图7A的处理步骤701a)，所有阵列线被初始化为接地(0V)。在时间索引t1(其对应于图7A的处理步骤702a和703a)，阵列中的所有位线被浮动并连接于测量和存储元件，选择的字线(WL[1])被驱动至读电压，并且RD_DATA1被使能(使能QD1，并连接节点VDATA1至BL[1]，如在图8B示出)。通过时间索引t2(其对应于图7A的处理步骤704a)，VBL1的电压电平(其表示存储于SW11的电阻状态)已具有时间来充分充电并且比较器元件U1可被使能。结合图10A更详细地描述，由于VDATA1的电压低于VREF，D1驱动为低，表示SW11处于复位状态(或以逻辑“0”编程)。在时间索引t3(其对应于图7A的处理步骤710a)，该数据输出(示出于D1的波形的逻辑“0”值)准备从阵列输出至外部控制电路(诸如，但不限于，微处理器，微控制器或FGPA)。通过时间索引t4，字线和位线返回接地(0V)，RD_DATA1再次被驱动为低，比较器元件U1被禁能，而读操作完成。现参见图11A，波形序列图详细描述了根据图7B描述的本公开的方法的图6B的CELL11的示例性读操作1101。在图11A中的示例性读操作1101，SW11假设先前已被编程为相对低的电阻状态，对应于逻辑“1”或设置状态。在时间索引t0，阵列线(所有位线和字线，包括参考字线)被初始化以接地(0V)，其对应于图7B的处理步骤701b。因此，WL[1]，WL_REF和VBL1的波形全部显示为0V。RD_DATA1和RD_REF1在t0也保持为低，禁用QD1和QREF1(图6B和9A-9D所示)。CDATA1和CREF1的波形也接地(0V)，表示其存储电容器在读操作的开始之前放电。最终，D1波形示出了高阻状态，表示比较器元件(图6B和9A-9D的U1)被禁能。这在图11A的示例性读操作中完成，以确保读操作不生成有效数据结果，直到时间索引t6，其对应于图7B的处理步骤710b。在时间索引t1(对应于图7B的处理步骤702b和703b)，阵列中的位线被驱动至高阻并连接于测量和存储元件。在时间索引t1，WL[1]，该示例性读操作所选择的字线，被驱动至所需要的读电压(图9A-9D的VRD)。WL_REF(以及阵列中的其他未选择的字线，为清楚起见未显示在图11A)保持在接地(0V)。对应于此，在图11A的波形图示中，在时间索引t1，WL[1]开始充电至所驱动的读电压，而VBL1还充电(跟踪WL[1])至表示存储于SW11的电阻值的电压(结合上述图9B详细讨论)。WL_REF保持接地(0V)。RD_DATA1被驱动为高，使能QD1(如图6B，9A-9D所示)并使CDATA1充电至VBL1电压。RD_REF1保持为低，保持QREF1(如图6B和9A-9D所示)禁能并且CREF1电气地隔离于VBL1。因此，CREF1的波形保持在0V。并且D1保持在高阻状态，U1(如图6A-6B和9A-9D所示)仍被禁能。通过时间索引t2(其对应于图7B的处理步骤704b)，VBL1和CDATA1已具有足够的时间完全充电至表示存储于SW11的电阻值的电压电平，并且RD_DATA1被驱动回低位，电气地隔离CDATA1与BL[1](如图6B和9A-9D所示)。如图11A的波形图示所表示，此时在读操作(时间索引t2)中的VBL1的电压电平保留在CDATA1中用于读操作的剩余部分。如先前讨论，BL[1]的线电容(图9B和9D中以CBL1表示)可在特定应用，限制VBL1可多快地充电至其完全电压。还应注意，在特定应用，WL[1]的线电容还可为该充电时间中的因数。而且，根据所使用的测量和存储元件的类型和实现，当VBL1已达到其完全电压时，附加的时间可被需要用于待测量和/或存储的VBL1的电压。例如，利用示出于图6B的示例性阵列结构(以及其后的图9A-9D所示)的示例性测量和存储元件，存储电容器CDATA1可利用附加的时间充电至完全VBL1电压。图11A的波形被绘制以说明可能的时间需求(如由时间索引t1和t2之间的WL1，VBL1和CDATA1的斜坡曲线表示)以更好地说明本公开的方法。然而，该示例性RC计时延迟和瞬态AC特性不应视为限制本公开的方法。进一步，在特定应用，阻变元件阵列的设计和体系结构可被选择以限制或以其他方式控制由于该计时需求的电特性，以更好的执行本公开的方法。在时间索引t3(其对应于图7B的处理步骤705b)，阵列(包括参考字线)的位线和字线被重新初始化为接地(0V)。因此，WL[1]，WL_REF和VBL1的波形均被示出返回0V。在时间索引t4(其对应于图7B的处理步骤706b和707b)，阵列中的位线被再次驱动至高阻并且连接于测量和存储元件。并且在时间索引t4，WL_REF，参考字线，被驱动至需要的读电压(图6B和9A-9D的VRD)。WL[1](以及阵列中的所有其它字线，在图11A为清楚起见未显示)保持接地(0V)。对应于此，在图11A的波形图示中，在时间索引t4，WL_REF开始充电至驱动读电压，而VBL1还充电(跟踪WL_REF)至表示参考电阻元件RREF1的电阻值的电压(结合上述图9D详细讨论)。WL[1]保持接地(0V)。RD_REF1被驱动为高，使能QREF1(如图6B和9A-9D所示)并且使CREF1充电至VBL1电压。RD_DATA1保持低，保持QDATA1(如图6B和9A-9D所示)禁能和CDATA1电气隔离于VBL1。因此，CDATA1保持未干扰并继续保留在时间索引t2测量的电压(其将在时间索引t6使用，以确定存储于选择的单元CELL11的电阻状态)。并且D1保持在高阻状态，而U1(如图6B，9A-9D所示)仍然禁能。通过时间索引t5(其对应于图7B的处理步骤708b)，VBL1和CREF1已具有足够的时间完全充电至表示RREF1的电阻值的电压电平，而RD_REF1被驱动回低位，电气地隔离CREF1与BL[1](如图6B和9A-9D所示)。如图11A的波形图示所示，此时在读操作(时间索引t5)中VBL1的电压电平保留于CREF1，用于读操作的剩余部分。仍结合时间索引t2讨论，阵列线电容，阵列的瞬态AC特性和用于读操作中的测量和存储元件的特征可影响完全充电BL[1]和CREF1所需要的时间。因此，图11A的波形再次被绘制以说明阵列中的可能的计时需求(如由时间索引t4和t5之间的WL_REF，VBL1和CREF1的斜坡曲线表示)，以更好地说明本公开的方法。如前所述，该示例性RC计时延迟和瞬态AC特性不应视为限制本公开的方法。在时间索引t6(其对应于图7B的处理步骤710b)存储于CDATA1和CREF1的电压被比较以确定存储于SW11的电阻状态并完成读操作。在图11A的波形的详细描述的示例性操作中，比较器元件(图6B和9A-9D的U1)被使能。由于CDATA1的电压高于存储于CREF1的电压，D1驱动为高，表示SW11处于设置状态(或以逻辑“1”编程)，在时间索引t7，该数据输出被准备从阵列输出至外部控制电路(诸如，但不限于，微处理器，微控制器或FGPA)，并且读操作完成。现参见图11B，波形序列图详细描述了根据图7B描述的本公开方法的图6B的CELL11的另一示例性读操作1102。在图11B的示例性读操作1102中，SW11假设已先前被编程为相对高阻状态，对应于逻辑“0”或复位状态。该示例性读操作1102实质等同于图11A详细说明的读操作1101，区别仅在于其读出逻辑“0”而不是逻辑“1”。如上述图11A的讨论更详细地说明，在图10B详细说明的第二示例性读操作1102中，在时间索引t0(其对应于图7B的处理步骤701b)所有阵列线被初始化为接地(0V)。在时间索引t1(其对应于图7B的处理步骤702b和703b)，阵列中的所有位线被浮动并连接于测量和存储元件，而所选择的字线(WL[1])被驱动至读电压。在时间索引t2(其对应于图7B的处理步骤704b)，RD_DATA1被使能，并且VBL1的电压电平(其表示存储于SW11的电阻状态)存储于CDATA1。在时间索引t3(其对应于图7B的处理步骤705b)所有阵列线被重新初始化为接地(0V)。在时间索引t4(其对应于图7B的处理步骤706b和707b)，阵列中的所有位线再次浮动，阵列中的所有字线被拉取至接地(0V)，并且参考字线(WL_REF)被驱动至读电压。在时间索引t5(其对应于图7B的处理步骤708b)，RD_REF1被使能并且VBL1的电压电平(其表示RREF1的电阻值)存储于CREF1。在时间索引t6(其对应于图7B的处理步骤710)存储于CDATA1和CREF1的电压被比较以确定存储于SW11的电阻状态并且完成读操作。在图11B的波形详细描述的示例性读操作中，比较器元件(图6A-6B，8A，8B，9A和9B的U1)被使能。由于CDATA1的电压低于存储于CREF1的电压，D1驱动为低，表示SW11处于复位状态(或以逻辑“0”编程)。在时间索引t7，数据输出准备从阵列输出至外部控制电路(诸如，但不限于，微处理器，微控制器或FGPA)，并且读操作完成。应当理解，尽管图10A-10B和11A-10B描述了在阻变元件阵列中单个位线的单个阵列单元执行示例性读操作的波形序列，本公开的方法不限于这种情况。事实上，图10A-10B和11A-11B的波形意图说明在多单元读操作期间示例性单个位线的电气响应。在特定应用中，阵列中的每个位线可同时读取，每个位线响应于模拟图10A-10B和11A-11B所示的波形序列。以这种方式，本公开的读取方法可用于快速和有效地输出来自阻变元件阵列的大量数据。本公开的读取方法，如在图7A和7B详细描述和结合图8A-8B，9A-9D，10A-10B和11A-11B讨论和说明，根据特定应用的适当需求，适用于在阵列中的单个单元，同时在阵列中的单元子集或同时在所选择的字线的每个单元执行读操作。图12A和12B为戴维南等价电路(分别为1201和1202)，用于图8B(图12A)和图9B和9D(图12B)的简化的示意图。该戴维南等价电路将在图14和15A-15C详细说明的示例性1-R阻变元件阵列配置和读操作示例的讨论中被参考。该阵列配置和读操作示例被呈现以说明根据图7A和7B详细描述的本公开的方法执行的读操作的电压和计时需求。如先前结合图8B，9B和9D讨论，在图12A和12B中，VTH由下式给出：VTH＝VBL1＝VRD*(RUNSEL)/(RSEL+RUNSEL)[公式9]而RTH由下式给出：1/RTH＝1/RSEL+1/RUNSELRTH＝(RSEL*RUNSEL)/(RSEL+RUNSEL)[公式10]特别地参见图12A和并引用图8B的示意图802，RUNSEL为所选择的位线上(实质上，REQ/(n-1)，如先前描述)未选择的单元的有效电阻的并联组合，而RSEL为所选择的单元的电阻。结合图12B，当用于表示图9B的示意图时，RUNSEL为所选择的位线(实质仍为REQ/(n-1)，如上所讨论)上未选择的单元的有效电阻的并联组合，在进一步组合为所选择的位线的参考电阻元件，而RSEL为所选择的单元的电阻。并且当用于表示图9D的示意图时，RUNSEL为所选择的位线上所有单元的有效电阻的并联组合(未选择单元和所选择的单元)，而RSEL为参考电阻元件的电阻。该公式和计算将在下文图14和15A-15C讨论中使用和更详细地描述。图14和15A-15C为表格，详细说明来自执行于特定示例性阻变元件阵列配置的某些示例性读操作的结果最小读电压。特别地，用于生成图14和15A-15C的VBL电压的阻变元件阵列使用两端子纳米管切换设备，如描述于Bertin等的美国专利号7,781,862。(通过引用整体并入本文)。交叉点阵列配置中的两端子纳米管切换设备说明于Bertin等的美国专利号7,835,170。(通过引用整体并入本文)。该两端子纳米管切换设备具有垂直方向。两端子纳米管切换设备以及该设备的1-R阵列进一步描述于Bertin等的美国专利公开号20140166959(通过引用整体并入本文)。US20140166959还描述了两端子纳米管切换元件的示例，其呈现非线性电阻响应。在特定应用中，在1-R阻变元件阵列中的非线性和线性阻变元件的选择性使用相对于本公开的读取方法(如在图6A和6B描述)的应用可为关键设计参数。为说明这一点，图14和15A-15C详细说明的示例性阻变元件配置包括线性阻变元件，非线性变化元件和“2X”非线性变化元件(即，具有先前讨论的设备的两倍“非线性”的阻变元件)。阻变元件的非线性进一步结合图13说明。图13为示例性非线性阻变元件的I-V扫描的半对数图表1300。如图表1300所示，响应于应用的0.5V电压，示例性非线性阻变元件允许100nA的电流级别，对应于5MΩ的有效电阻的级别。然而，在电压1.0V，示例性非线性阻变元件允许1μA的电流级别，对应于1MΩ的有效电阻的级别。类似地，响应于应用的电压-0.5V，示例性非线性阻变元件允许30nA的电流级别，对应于16MΩ的有效电阻的级别。并且在电压-1.0V，示例性非线性阻变元件允许200nA的电流级别，对应于5MΩ的有效电阻级别。即，对于非线性阻变元件(诸如将用于图14和15A-15C详细说明的示例性读操作)，由于元件的电压驱动被降低，该元件的有效电阻被增加。例如，如I-V图表1300可见，从1.0V到0.5V降低非线性阻变元件的电压以因数5增加了元件的有效电阻。并且从-1.0V到-0.5V降低相同的非线性阻变元件的电压以因数3增加了元件的有效电阻。为计算在交叉点阵列的CNT开关电阻非线性的读性能的效果，图13所示的图表1300说明的测量CNT开关非线性作为第一CNT开关示例。1V的读电压(VRD)和3倍的CNT开关电阻非线性基于图表1300使用。传送至比较器元件输入的位线电压(VBL)信号如下文进一步描述计算。而且，作为第二CNT开关电阻非线性示例，1V的读电压VRD和6倍的非线性被使用，假设CNT开关电阻非线性两倍于第一示例所假设的，以如下文进一步描述计算传送至比较器元件输入的位线电压VBL。如在图14和15A-15C的讨论中示出，阻变元件的非线性电阻响应在特定应用中可结合本公开的读取方法(如在图7A和7B描述)有效使用。图14为表格1400，总结当应用图7A和7B描述的本公开的读取方法时在多个示例性1-R阻变元件阵列配置的可能的最小读信号。如下文详细说明，每个最小读信号值对应于最小信号(用于设置或复位状态)，其可由测量和存储元件(结合图6A和6B描述)所见，用于每个位线具有给定数量的单元(表格的每列)的给定阵列配置(表格的每行)。通过随着每个位线的单元的数量的增加而检查该最小读电压值，本公开的读取方法对不同的示例性阵列配置的有效性(如图7A和7B所示)可被检查。在图14总结的示例性读操作意图说明执行于线性阻变元件和非线性阻变元件的1-R阵列的固定参考电压读取方法(如在图7A描述)和参考电阻元件读取方法(如在图7B描述)。为此，第一行1401详细描述了具有线性阻变元件并利用固定参考电压(如图6A所示)的阵列配置，而第二行1402详细描述了具有线性阻变元件并利用具有电阻参考元件(如图6B所示)的阵列参考线的阵列配置。第三行1403详细描述了具有非线性阻变元件并利用固定参考电压(如图6A所示)的阵列配置，而第四行1404详细描述了具有非线性阻变元件并利用具有电阻参考元件(如图6B所示)的阵列参考线的阵列的阵列配置。而第五行1405详细描述了具有2X非线性阻变元件并利用具有电阻参考元件(如图6B所示)的阵列参考线的阵列配置。如以上结合图13说明，行1403和1404的示例性阵列配置中阻变元件的非线性被假设以因数3X在相对小的电压下增加阻变元件的有效电阻。类似地，行1405的配置阵列配置的阻变元件的非线性被假设以因数6X在相对小电压下增加阻变元件的有效电阻。行1401和1402的示例性阵列配置的线性阻变元件被假设呈现相同的有效电阻，与应用的电压电平无关。在图14的示例性阵列配置中，示例性1-R阵列被假设包括阻变元件，其可在两个非易失性电阻状态之间调整：复位状态，具有标称高电阻值RH＝20MΩ，以及设置状态，具有标称低电阻值RL＝1MΩ。应用的读电压(图7A，7B，8A，8B和9A-9D的VRD)假设为1V。对于行1402，1404和1404的示例性阵列配置(其使用阵列参考线和参考电阻元件，如图6B和9A-9D所示)，电阻参考元件被假设为RREF＝2MΩ。如以下结合图15A更详细地讨论，对于行1403的示例性阵列配置(其使用固定阵列参考电压，如图6A和8A-8B所示)，参考电压(VREF)的值基于特定配置的需要而选择。对于每个示例性阵列配置(1401-1405)的最小可能的读信号值被示出用于图14的每列的某些位线配置(每个位线16个单元至每个位线1024个单元)。应当理解，对于在图14说明的示例性阵列配置1405，对于标称复位高电阻状态RH＝2MΩ，标称低电阻状态RL＝100kΩ，以及参考电阻值RREF＝200kΩ，实质相同的最小读信号值如表格1400所示计算，示例性阵列配置1405。因此显示保持比率RH/RL＝20并且RREF/RL＝2在相同的非线性导致了相同的最小读电压，即使RH、RL和RREF电阻值以因数10降低。该结果示出了如果非线性和电阻比率被保持，阵列元件可在大范围的电阻值选择，产生1-R阵列的设计可伸缩性。例如，如下文进一步描述，当以设置电压2V编程低电阻设置状态时，低电阻状态值RL＝1MΩ产生最大设置电流2μA。然而，如果低电阻状态值为RL＝100kΩ，则最大设置电流为20μA，该值大至10倍。应当理解，用于其阵列中的特定1-R阵列配置和阻变元件意图仅作为非限制示例。如先前讨论，本公开的读取方法适用于利用阻变元件的多个1-R阵列配置和类型和实现使用。因此，本公开的读取方法不应限于图14和15A-15C中详细描述的示例。在图14中(以及如图15A-15C以下进一步讨论)，每个示例性阵列配置的最小读信号值利用上述图8B的简化示意图和公式4(对于行1401和1403)以及图9B和9D的简化示意图和公式6和公式8(对于行1402，1404和1405的示例性阵列)计算。参见图14的行1401，列出了来自根据利用固定参考电压(以及上述参数)执行于线性阻变元件阵列的本公开的方法的读操作的最小读信号。如上述，该值利用结合上文图8B描述的公式4计算。在行1401的示例性阵列配置中，阻变元件被假设为线性-即，未选择的阻变元件的有效电阻被假设保持恒定，与应用的电压无关。因此，REQ的最高可能值(所选择的位线上未选择单元的有效电阻)为标称复位电阻(实质上，如同所选择的位线上所有未选择单元处于复位状态RH)。并且REQ的最低可能值为标称设置电阻(实质上，如同所选择的位线上所有未选择单元处于复位状态RL)。因此，对任何读操作的REQ的实际值将落入该两个限制之间。而且，插入公式4(如上所讨论)，可能的VBL范围限制可视为位线单元的数量“n”的函数。因此，当选择的单元处于复位状态(即，RSEL＝20MΩ)时行1401的阵列配置的最大VBL值如下式给出，假设REQ＝20MΩ(标称复位值)：VBL＝(20MΩ/(n-1))/(20MΩ+(20MΩ/(n-1))[公式11]而当选择的单元处于复位状态(即，RSEL＝20MΩ)时行1401的阵列配置的最小VBL值如下式给出，假设REQ＝1MΩ。(标称设置值)：VBL＝(1MΩ/(n-1))/(20MΩ+(1MΩ/(n-1))[公式12]类似地，当选择的单元处于设置状态(即，RSEL＝1MΩ)时行1401的阵列配置的最大VBL值如下式给出，假设REQ＝20MΩ(标称复位值)：VBL＝(20MΩ/(n-1))/(1MΩ+(20MΩ/(n-1))[公式13]并且当所选择的单元处于设置状态(即，RSEL＝1MΩ)时行1401的阵列配置的最小VBL值如下式给出，假设REQ＝1MΩ，(标称设置值)：VBL＝(1MΩ/(n-1))/(1MΩ+(1MΩ/(n-1))[公式14]通过比较公式14和公式11，设置和复位读操作之间的裕度-即，当在设置状态(公式14)读取选择单元时可能的最低VBL值和当在复位状态(公式11)读取选择单元时可能的最高VBL值之间的差-可被计算。由于公式11和公式14对于n的任何值导致相同的VBL值，该配置的裕度对于n的所有值(利用固定参考电压的线性阵列单元和如图7A描述的读取方法)为0V。因此，行1401的配置的最小读信号为±0V。实质上，该结果示出了利用线性元件阵列(在以上定义的示例性参数中)的本公开的读取方法的固定参考电压(如在图7A描述)可导致可能的失效以在以上表示的极限情况下(即，所有未选择单元复位或设置)在设置状态的单元和复位状态的单元之间进行区分。如在行1403的示例性阵列配置的讨论中示出，该限制可使用非线性电阻元件来改进。进一步，如在行1402的示例性阵列配置的讨论中示出，其将示出本公开的读取方法的参考电阻元件(如在图7B详细描述)可用于类似的1-R阵列配置中以执行线性阻变元件的读操作。参见图14的行1403，列出来自根据利用固定参考电压(以及上述参数)执行于非线性阻变元件阵列的本公开方法的读操作的最小读信号。如上述，该值利用结合以上图8B描述的公式4计算。在行1403的示例性阵列配置中，阻变元件被假设为非线性，而未选择阻变元件的有效电阻被假设以3X的因数增加，用于相对小电压(如图13所示)。即，由于VBL期望显著小于所有读操作的VRD，未选择电阻元件的电压降可被假设显著小于所选择的阻变元件的电压降。因此，REQ(所选择的位线的未选择单元的有效电阻)的最低可能值可被假设显著高于结合图14的行1401的示例性配置描述的线性阻变元件阵列的情况。即，相比而言未选择单元的更低的VBL电压导致该单元显著更高的有效电阻值(仍结合图13讨论)。因此，在行1403的示例性1-R阵列配置中，假设REQ的最低可能值为3MΩ，三倍标称设置电阻值。而REQ的最高可能值保持20MΩ，标称复位电阻值。如描述于行1401的讨论，执行具有行1403的阵列配置的任何读操作的实际值REQ将落入该两个限制之间。而且，再次插入公式4(如上所讨论)，可能的VBL范围限制可视为位线单元的数量“n”的函数。因此，当所选择的单元处于复位状态(即，RSEL＝20MΩ)时行1403的阵列配置的最小VBL值如下式给出，假设REQ＝3MΩ(三倍标称设置值)：VBL＝(3MΩ/(n-1))/(20MΩ+(3MΩ/(n-1))[公式15]而当所选择的单元处于设置状态(即，RSEL＝1MΩ)时行1403的阵列配置的最小VBL值如下式给出，假设REQ＝3MΩ。(仍为三倍标称设置值)：VBL＝(3MΩ/(n-1))/(3MΩ+(1MΩ/(n-1))[公式16]而当所选择的单元处于复位或设置状态时行1403的阵列配置的最大VBL值从行1401的状态保持不变(REQ在该情况下仍设置于20MΩ)，并且该值仍分别由公式11和公式13给出。通过比较公式16和公式11，设置和复位读操作之间的裕度-即，当在设置状态(公式16)读取所选择的单元时可能的最低VBL值和当在复位状态(公式11)读取所选择的单元时可能的最高VBL值之间的差-可被计算。以这种方式，设置状态和复位状态之间的最小裕度(或最小增量电压)可被确定和使用，例如，以选择用于在读操作中以及测量和存储元件的分辨率和灵敏度中所使用的固定参考电压(图6A，8A和8B的VREF)的值(如图6A和8A所示)。现参见图15A，示出了表格1501，列出用于图14的行1403的阵列配置的值。例如，对于利用每位线32个单元的示例性配置，设置和复位读操作之间的最小裕度被计算为57mV，设置状态中最低可能的VBL为88mV，而复位状态中最高可能的VBL为31mV。在该参数中，例如，固定参考电压(VREF)可提供在60mV(如表格1501所示)，导致复位单元的最小读信号为-29mV，而设置单元的最小读信号为+28mV。因此，具有±20mV有效分辨率的测量和存储元件可适用于与用于定义图14的行1403的示例性阵列配置的本公开的读取方法的固定参考电压使用。利用类似分析，对于每位线64个单元的情况，固定参考电压(VREF)可提供在30mV并被使用于具有分辨率±15mV的测量和存储元件。此外，对于表格1501的另一种情况，其中对应于图14的行1403所列的最小读信号值。参见图14的行1402，1404和1405，列出了来自利用示例性配置(如上述)的本公开参考电阻元件方法的读操作的最小读信号(如在图7B详细描述)。如上述，该值利用结合以上图9B和9D描述的公式6和公式8计算，以在本公开的参考电阻元件读取方法(如在图7B详细描述)的“数据”阶段和“参考”阶段期间确定期望的VBL值(对于REQ的固定值)。应用其阵列参数至公式6(如上结合图9B所讨论)，在复位状态中的所选择单元的读操作“数据”阶段期间，期望VBL值由下式给出：VBL＝RUNSEL/(20MΩ+RUNSEL)[公式17]而在设置状态中的所选择单元的读操作“数据”阶段期间，期望VBL值由下式给出：VBL＝RUNSEL/(1MΩ+RUNSEL)[公式18]如上结合图9B所讨论，对于公式17和公式18，RUNSEL由下式给出：RUNSEL＝(1/(2MΩ)+(n-1)/REQ)-1[公式19]类似地，通过应用以上讨论的示例性阵列参数至公式8(如上结合图9D所讨论)，在复位和设置状态中所选择的单元的读操作的“参考”阶段期间，期望VBL值由下式给出：VBL＝RUNSEL/(2MΩ+RUNSEL)[公式20]进一步，如上结合图9D所讨论，在复位状态中所选择的单元的读操作的“参考”阶段期间，RUNSEL由下式给出：RUNSEL＝(1/(20MΩ)+(n-1/REQ)-1[公式21]由于所选择的单元的电阻(RSW-SEL)现在为确定RUNSEL的因数，所选择的单元的可能的非线性电阻响应(例如在行1404和1405的配置中)必须计算在内。因此，在设置状态中所选择的单元的读操作的“参考”阶段期间，RUNSEL由下式给出：RUNSEL＝(1/(RSW-SEL)+(n-1/REQ)-1[公式22]其中RSW-SEL对线性设备为1MΩ，对非线性设备为3MΩ，对2X非线性设备为6MΩ(结合图13描述)。现回到表格1400的行1402，该行的示例性阵列配置包括线性阻变元件。即，阻变元件的有效电阻被假设保持恒定而与应用的电压无关。因此，REQ(所选择的位线的未选择单元的有效电阻)的最高可能值为标称复位电阻(实质上，如同所选择的位线的所有未选择单元处于复位状态)。并且REQ的最低可能值为标称设置电阻(实质上，如同所选择的位线的所有未选择单元处于复位状态)。因此，对于任何读操作REQ的实际值将落入该两个限制之间。因此，对于行1402的示例性阵列配置，读取复位状态的最小读信号将通过利用公式17和公式19以REQ＝1MΩ计算，以确定在数据阶段期间的VBL，然后以REQ＝1MΩ利用公式20和公式21，以确定在参考阶段期间的VBL。将两个值相减给出当在复位状态下在该单元执行读操作时(在图14的行1402的示例性阵列配置的参数中)可能的最小读电压。将这些值用于每个位线16个单元的位线配置，例如，当在复位状态读取单元时产生-29mV的最小读信号，如图14的行1402所示出。类似地，利用每位线32个单元的配置的值，产生-14mV的最小读信号(仍用于复位状态)。类似地，对于行1402的示例性阵列配置，用于读取设置状态的最小读信号将利用公式18和公式19以REQ＝1MΩ计算，以确定在数据阶段期间的VBL，然后以REQ＝1MΩ和RSW-SEL＝1MΩ利用公式20和公式22，以确定在参考阶段期间的VBL。将该两个值相减，给出当在设置状态在该单元执行读操作时(在图14的行1402的示例性阵列配置的参数中)可能的最小读电压。在每位线16个单元的位线配置应用该值，例如，产生当在设置状态读取单元时30mV的最小读信号，如图14的行1402示出。类似地，利用用于每位线32个单元的配置的值，产生15mV最小读信号(仍用于设置状态)。如从该计算可见，本公开的读取方法(图7B详细描述)适用于与线性单元的1-R阵列使用。如图14所示，该阵列利用每位线16个单元的配置和±20mV的测量和存储元件分辨率以及每位线32个单元的配置和±10mV的测量和存储元件分辨率可靠地读取。现参见图15B，表格1502已用VBL值填入(用于数据和参考阶段)，VBL值用于计算图14的行1404的最小读信号值(利用阵列参考线配置的非线性单元阵列)。类似于结合以上行1402讨论的计算，用于以行1404的示例性阵列配置读取复位状态的最小读信号将通过利用公式17和公式19以REQ＝3MΩ计算，以确定数据阶段期间的VBL，然后以REQ＝3MΩ利用公式20和公式21，以确定参考阶段期间的VBL。在该配置中的阻变元件的非线性产生了增加的有效电阻(如以上结合图13所述)。将该两个值相减给出了当在复位状态的单元上执行读操作时(在图14的行1404的示例性阵列配置的参数中)可能的最小读电压。将该值用于每位线64个单元的位线配置，例如，产生当在复位状态读取单元时的-21mV的最小读信号，如图14的行1404示出。类似地，利用用于每位线128个单元的配置的该值，产生-10mV的最小读信号(仍用于复位状态)。用于复位读状态的最大(最大)读信号值(如在图15B列出)可利用如上所讨论的相同的公式组并利用REQ＝20MΩ计算。类似地，对于行1404的示例性阵列配置，用于读取设置状态的最小读信号将以REQ＝3MΩ利用公式18和公式19计算，以确定在数据阶段期间的VBL，然后以REQ＝3MΩ和RSW-SEL＝3MΩ利用公式20和公式22，以确定参考阶段期间的VBL。再次，在该配置中阻变元件的非线性产生了增加的有效电阻(如以上结合图13所述)。将该两个值相减给出了当在设置状态的单元上执行读操作时(在图14的行1404的示例性阵列配置的参数中)可能的最小读电压。在每位线64个单元的位线配置中应用该值，例如，产生当在设置状态读取单元时，如示出于图14的行1404的21mV的最小读信号。类似地，利用用于每位线128个单元的配置的值，产生11mV的最小读信号(仍用于设置状态)。用于设置读状态的最大(最大)读信号值(如在图15B列出)可利用如上所讨论的相同的公式组并利用REQ＝20MΩ和RSW_SEL＝3MΩ计算。如该计算可见，本公开的读取方法(由图7B详细描述)还适用于与非线性单元的1-R阵列使用。如图14所示，该阵列利用每位线64个单元的配置和±20mV的测量和存储元件分辨率以及每位线128个单元的配置和±10mV的测量和存储元件分辨率来可靠地读取。现参见图15C，表格1503已填入VBL值(用于数据和参考阶段)，用于计算图14的行1405的最小读信号值(利用阵列参考线配置的2X非线性单元阵列)。类似于以上结合行1402和1404讨论的计算，用于读取行1405的示例性阵列配置的复位状态的最小读信号将利用公式17和公式19以REQ＝6MΩ计算，以确定数据阶段期间的VBL，然后以REQ＝6MΩ利用公式20和公式21，确定参考阶段期间的VBL。在该配置中的阻变元件的非线性产生了增加的有效电阻(如以上结合图13所述)。将该两个值相减给出了当在复位状态的单元上执行读操作时(在图14的行1405的示例性阵列配置的参数中)可能的最小读电压。在每位线128个单元的位线配置中应用该值，例如，产生当在复位状态读取单元时的-21mV最小读信号，如示出于图14的行1405。类似地，利用用于每位线256个单元的配置的值，产生-10mV的最小读信号(仍用于复位状态)。用于复位读状态的最大(最大)读信号值(如在图15C列出)可利用如上所讨论的相同的公式组并利用REQ＝20MΩ计算。类似地，对于行1405的示例性阵列配置，用于读取设置状态的最小读信号将利用公式18和公式19以REQ＝6MΩ计算，以确定数据阶段期间的VBL，然后以REQ＝6MΩ和RSW-SEL＝6MΩ利用公式20和公式22，以确定参考阶段期间的VBL。再次，该配置中的阻变元件的非线性产生增加的有效电阻(如以上结合图13所述)。将该两个值相减给出了当在设置状态的单元上执行读操作时(在图14的行1405的示例性阵列配置的参数中)可能的最小读电压。在每位线128个单元的位线配置中应用该值，例如，产生当在设置状态读取单元时的21mV的最小读信号，如图14的行1405示出。类似地，利用用于每位线256个单元的配置的值，产生11mV的最小读信号(仍用于设置状态)。用于设置读状态的最大(最大)读信号值(如在图15C列出)可利用如上所讨论的相同的公式组并利用REQ＝20MΩ和RSW-SEL＝6MΩ被计算。如该计算可见，本公开的读取方法(如图7B详细描述)还适用于与2X非线性单元的1-R阵列使用。如图14所示，该阵列利用每位线128个单元的配置和±20mV的测量和存储元件分辨率以及每位线256个单元的配置和±10mV的测量和存储元件分辨率来可靠地读取。图16A和16B为流程图(分别为1601和1602)，描述用于在阻变元件阵列中的一个或多个阵列单元编程(即，执行设置或复位操作，如在本公开定义)的第一方法。该第一编程方法使用可选择的电流限制元件以分别选择性地允许或禁止编程电流流经所选择的和未选择的单元。图16A为流程图，描述了第一编程方法，其中编程电流被感应以从字线经过所选择的阵列元件到位线。而图16B为流程图，描述了编程方法，其中编程电流被感应以从位线流到字线。以这种方式(并且如该附图的如下详细讨论所示出)，本公开的第一编程方法适用于在1-R阻变元件单元阵列上的双极性编程操作，诸如描述于图3，5，6A和6B以及其阵列结构的类似变型。图17A和18A为简化示意图，说明在编程操作期间应用于阻变元件阵列的电气激励(如在图3描述)如描述于图16A的流程图。并且图17B和18B为简化图示，说明在编程操作期间应用于阻变元件阵列的电气激励(如描述于图3)，如描述于图16B的流程图。本公开的电流限制编程方法将在以下附图的讨论中详细描述。现参见图16A和16B，在第一处理步骤(分别为1610a和1610b)，阵列的所有字线和位线被初始化为接地(0V)。在下一处理步骤(分别为1620a和1620b)，阻变元件阵列中的未选择的字线被浮动。在下一处理步骤(分别为1630a和1630b)，阵列中的位线通过可选择的电流限制元件被下拉接地(在图16A的字线到位线的编程电流的情况下)或上拉至编程电压，VP，(在图16B的位线到字线的编程电流的情况下)。该可选择的电流限制元件(例如，描述于图17A，17B，18A和18B的电流源元件)可用于禁止或允许编程电流经过所选择的字线的阵列单元。通过在编程操作期间选择性地限制经过位线的电流，电流可通过未选择的单元来禁止和经过所选择的单元来允许。即，经过未选择单元的电流可被限制诸如未达到足够大，以调整其未选择单元的电阻状态，同时在同一时间，足够高以调整所选择的单元的电阻状态的电流可经过阵列中的所选择的单元。以这种方式，应用的编程电流可传送以同时编程所选择字线的单个单元或所选择字线的多个单元。该未选择位线的限制电流可被执行，例如，通过使用电流源，可编程电源和电阻元件。在下一处理步骤(分别为1640a和1640b)，阻变元件阵列中所选择的字线被拉取以驱动至需要编程电压，VP，(在图16A的字线到位线的编程电流的情况下)或接地(在图16B的位线到字线的编程电流的情况下)。以这种方式，编程电流被允许仅经过阵列中的所选择的单元。在图16A描述的过程中，所选择的字线的编程电压VP提供仅通过所选择的字线的阵列单元的足够的编程电流，其被下拉以通过被选择(或编程或使能，等)的可选择电流限制元件接地以产生相对“高”的电流。该编程电流将从初始电阻状态调整该所选择的单元的电阻状态至希望的第二状态(例如，设置或复位状态)。通过选择(或编程或使能，等)禁止相对“高”电流的可选择电流限制元件，下拉至接地的单元将不经历足够的编程电流并实质保持相同的电阻状态。类似地，在图16B描述的过程中，应用于位线的编程电压(VP)提供仅通过所选择的字线的阵列单元的足够的编程电流，其被上拉以通过被选择(或编程或使能，等)的可选择电流限制元件接地以产生相对“高”的电流。该编程电流将从初始电阻状态调整该所选择的单元的电阻状态到希望的第二状态(例如，设置或复位状态)。通过选择(或编程或使能，等)禁止相对“高”电流的可选择电流限制元件，上拉至VP的单元将不经历足够的编程电流并实质保持相同的电阻状态。在本公开的第一编程方法中，该编程电压，VP，被选择(如用于阵列中的阻变元件的特定应用和类型的需要所确定)以提供足以从第一电阻状态调整用于阵列的阻变元件的电阻到第二电阻状态的编程电流。即，所选择的编程电压足以设置(从相对高阻状态调整阻变元件到相对低阻状态)或复位(从相对低阻状态调整阻变元件到相对高阻状态)所选择的阵列单元。应当理解，在阻变元件阵列的特定应用，一组编程状态用于驱动阻变元件为设置状态，而编程状态的第二不同的组用于驱动阻变元件为复位状态。即，例如，在该应用中第一组编程状态(如，电压，电流，脉冲宽度，极性，等)将最初为设置状态的阻变元件调整为复位状态。然而当该同一组编程状态应用于已处于复位状态的阻变元件时，响应于所应用的编程状态(即，该元件的电阻状态将保持实质不变)，该元件将直接保持复位状态。因此，在该特定应用中，本公开的第一编程操作(结合图16A和16B描述)可用于保证单元的整个组(在选择字线的单元中，例如)处于相同的状态。例如，在该应用中，根据本公开方法的第一编程操作可用于在所选择的字线上执行全局复位操作。在该操作中，最初在设置状态的所选择的字线上的单元将调整为复位状态，而最初在复位状态的所选择的字线上的单元实质上仍不受编程操作影响并且保持于复位状态。以这种方式，在编程操作的结束，所选择的字线的所有单元将处于复位状态。现参见图17A，图3的简化示意图300已被修改以实现示意图1701，其说明在根据图16A和以上详细说明的方法的示例性编程操作期间应用于示例性阻变元件阵列的电气激励。特别地，在图17A中，WL[1]已被选择并驱动至所需要的编程电压(VP)，而剩余字线(WL[0]和WL[y])被浮动。并且阵列中的每个位线(BL[0]-BL[x])已通过可选择的电流限制设备被拉取至接地。该可选择电流限制设备作为电流源表示于图17A，但如先前讨论，本公开的第一编程操作不限于这种情况。事实上，多个元件可用于选择性地限制阵列中的位线的电流，诸如，但不限于，可编程电源和电阻元件。在描述于图17A的示例性编程操作中，CELL01，CELL21和CELLx1已表示为被选择用于编程操作，而CELL11已被表示为未选择。因此，BL[0]，BL[2]和BL[x]的可选择的电流限制元件已被配置以允许相对“高”电流，并且配置产生了从字线流到位线的编程电流(分别为IBL0，IBL2和IBLX)，其足以从初始电阻状态调整所选择的单元(分别为SW01，SW21和SWx1)的阻变元件到希望的第二状态。然而，BL[1]的可选择的电流限制元件配置以仅允许相对“低”电流(或，在特定应用中，实质上没有电流)，并且该配置产生了通过CELL11的编程电流(IBL1)，其足够低以使SW11的电阻状态在编程操作期间保持实质不变。现参见图18A，图17A的示意图1701已被进一步简化以实现示意图1801，其更好地说明应用于在图17A描述的示例性编程操作期间WL[1](所选择的字线)的元件的电气激励。如可见图18A，WL[1]上的电压(VP)被提供至该字线(SW01-SWx1)的每个阻变元件的第一端子。阻变元件SW01，SW21和SWx1的第二端子的每一个通过可选择的电流限制元件(分别经由位线BL[0]，BL[2]和BL[x])独立地拉取至接地，其配置以允许相对“高”的电流。因此，编程电流IBL0，IBL2和IBLX足够高以调整其阻变元件的电阻状态(即，编程)。然而，阻变元件SW11的第二端子通过可选择的电流限制元件(经由位线BL[1])拉取至接地，其配置以仅允许相对“低”电流(或，在特定操作中，配置以实质禁止电流)。因此，编程电流IBL1足够低(或以其他方式禁止)以使SW11的电阻状态在示例性编程操作期间实质保持不受影响。以这种方式，足够的编程电流(IBL0，IBL2和IBLx)通过WL[1]上的每个所选择的阵列单元被驱动(即，CELL01，CELL12和CELLx1)，诸如调整或以其他方式改变其单元(即，SW01，SW12和SWx1)中的阻变元件的电阻状态，并且该编程电流被禁止流经WL[1]的未选择阵列单元(即，CELL11)，防止在编程操作期间对其单元(即，SW11)中的阻变元件的任何调整。如图17A所示，阵列中的另一字线的阵列单元(即，CELL00-CELL0x和CELL0y-CELLxy)保持不受编程操作影响。现参见图17B，图3的简化示意图300已被修改以实现示意图1702，其中说明根据在图16B和上述详细说明中描述的方法的示例性编程操作期间应用于示例性阻变元件阵列的电气激励。特别地，在图17B中，WL[1]已被选择和下拉至接地(0V)，而剩余字线(WL[0]和WL[y])被浮动。并且阵列中的每个位线(BL[0]-BL[x])已通过可选择的电流限制设备上拉至所需要的编程电压(VP)。该可选择的电流限制设备作为电流源表示于图17B，但如先前讨论，本公开的第一编程操作不限于这种情况。事实上，多个元件可用于选择性地限制阵列中的位线的电流，诸如，但不限于，可编程电源和电阻元件。如在描述于图17A的编程操作中，描述于图17B的示例性编程操作的CELL01，CELL21和CELLx1已表示为被选择用于编程操作，并且CELL11已表示为未选择。因此，BL[0]，BL[2]和BL[x]的可选择的电流限制元件已被配置以允许相对“高”电流，并且该配置产生了从位线流到字线的编程电流(分别为IBL0，IBL2和IBLx)，其足以从初始电阻状态调整所选择的单元中的阻变元件(SW01，SW21和SWx1分别)到希望的第二状态。然而，BL[1]的可选择的电流限制元件，配置以仅允许相对“低”的电流(或，在特定应用，实质没有电流)，并且该配置产生了通过CELL11的编程电流(IBL1)，其足够低以使SW11的电阻状态在编程操作期间保持实质不变。现参见图18B，图17B的示意图1702已被进一步简化以实现示意图1802，其中更好地说明在图17B描述的示例性编程操作期间应用于WL[1](所选择的字线)上的元件的电气激励。如图18B可见，WL[1]上的每个阻变元件的第一端子(SW01-SWx1)被下拉至接地(0V)。阻变元件SW01，SW21和SWx1的第二端子的每一个独立地通过可选择的电流限制元件(分别经由位线BL[0]，BL[2]和BL[x])拉取至编程电压(VP)，其配置以允许相对“高”电流。因此，编程电流IBL0，IBL2和IBLx足够高以调整(即，编程)其阻变元件的电阻状态。然而，阻变元件SW11的第二端子通过可选择的电流限制元件(经由位线BL[1])上拉至编程电压(VP)，其配置以仅允许相对“低”电流(或，在特定操作中，配置以实质禁止电流)。因此，编程电流IBL1足够低(或以其他方式禁止)以使SW11的电阻状态在示例性编程操作期间实质保持不受影响。以这种方式，足够的编程电流(IBL0，IBL2和IBLx)通过WL[1]上的每个所选择的阵列单元(即，CELL01，CELL12和CELLx1)驱动诸如调整或以其它方式改变单元(即，SW01，SW12和SWx1)中的阻变元件的电阻状态，并且该编程电流被禁止经过WL[1]的未选择阵列单元(即，CELL11)，防止在编程操作期间对单元(即，SW11)中的阻变元件的任何调整。如图17B所示，阵列中的另一字线的阵列单元(即，CELL00-CELL0x和CELL0y-CELLxy)保持不受编程操作影响。图19A和19B分别说明了流程图1900和1950，描述用于编程的第二方法。流程图1900说明了如本公开定义的阻变元件阵列中的所选择的阵列单元的执行复位操作的第二方法，而流程图1950说明了执行设置操作的第二方法。该第二编程方法可应用于图8A说明的示意图801和图9A说明的示意图901所说明的存储器阵列。示意图901包括参考字线，用于如上文进一步描述的读操作期间。然而，沿参考字线的阵列单元具有固定参考电阻值，因此仅数据字线被编程。该第二编程方法在沿所选择的阵列(或子阵列)中的所选择(数据)字线的所选择的阵列单元中复位CNT开关(位)，如流程图1900所描述。低电阻设置状态RL的CNT开关转变(切换)至高电阻复位状态RH，并且高电阻复位状态的CNT开关保持在高电阻复位RH状态。根据本公开的有向电流路径编程方法适用于获取和复位阻变元件阵列中的单个字线中的阵列元件而不干扰或以其它方式影响阵列中的另一元件，然后选择一个或某些位线以在所选择的字线的阵列元件上执行编程操作。该有向电流方法在特定应用的特定方面可能是所希望的，因为不需要用于本公开的第一编程方法的可选择电流限制元件并且仍适用于编程1-R阻变元件阵列。然而，在编程操作期间，编程电流以漏电流的形式流向所选择的单元以及未选择单元。流程图1950描述了编程所选择的位而不干扰未选择的位的方法。现参见图19A说明的方法1900，在第一处理步骤1910，阵列中的所有字线和位线被驱动至零伏(接地)。接下来，在处理步骤1920，所选择的字线被驱动至复位电压VRESET。复位电流从字线流到位线。复位电压VRESET例如典型地在2至3.0伏的范围内。仅数据字线被选择。参考字线具有固定参考电阻值并且从不在编程操作期间选择。由于所有位线在零伏接地，邻接字线的阵列单元不被干扰并且没有复位电压出现在比较器(感测)元件。尽管参考单个所选择的字线，多个字线可同时复位，例如如果执行页面模式编程操作，则是可用的。现参见图19B，在第一处理步骤1955，阵列中的所有字线和位线被浮动。接下来，在处理步骤1960，位线或多个位线被预充电至编程电压VP的一半(VP/2)。在下一处理步骤1970，编程电压(VP)应用于所选择的位线或某些所选择的位线(即，关联于要编程的阵列单元阵列中的位线)。在下一处理步骤1980，所选择的字线(即，关联于要编程的阵列单元的阵列中的数据字线)被拉取至接地(0V)。其产生从位线通过所选择的单元流向选择的字线的编程电流(IP)。应当理解，该编程电流的极性可通过驱动关联于所选择的阵列元件的字线至编程电压(VP)并且驱动关联于所选择的阵列元件的位线至接地(0V)来反转。以这种方式，本公开的第二编程方法适用于两极编程操作。然而，如果需要，该第二编程方法还可用于单极编程操作。利用通过应用复位电压至沿所选择的字线的所有单元以及所有位线接地来执行复位操作的第二编程方法1900，沿所选择的字线的所有阵列单元处于复位状态，在第二编程方法1900的完成时对应于逻辑“0”。此时在第二编程方法周期，由于所选择的字线中所有阵列单元处于复位(高电阻RH状态)，第二编程方法1950可根据输入至以下在图23进一步示出的存储器数据I/O缓冲器/驱动器的数据，选择性地应用设置脉冲至阵列单元。因此，例如，VP＝近似2伏的VSET的编程电压，仅应用于所选择的位线，其中阵列单元从复位状态(RH)转变至设置状态(RL)，其中设置状态对应于逻辑“1”。保持复位状态的阵列单元不接收脉冲。用于执行该功能的对应电路和方法进一步在下文结合图23和24描述。由于通过浮动未选择字线和位线彼此互联的阵列中的未选择单元形成复杂电阻网络，多个漏电流(ILEAK)将在编程操作期间利用本公开的第二方法(如在图19B描述)出现在阵列。然而，如以下在图20A，20B，20C和20D的讨论中更详细地讨论，通过控制阵列中的特定参数，该漏电流可被限制(例如，通过选择编程电压，用于阻变元件的电阻值或阵列的大小)，诸如防止未选择位线电压和对应漏电流足够大，以感应阵列中的未选择元件的电阻状态的变化。阻变元件阵列可与任一方向的编程电流通过阵列中的单个元件使用，而不需要每个阵列单元中局部的原位置选择电路。现参见图20A，图3的简化示意图300已被修改以实现示意图2001，其说明在根据图19A和19B和上述详细说明描述的方法的示例性编程操作期间应用于示例性阻变元件阵列的电气激励。特别地，在图20A中，CELL11已表示为所选择的单元。因此，BL[1]已被选择并驱动至所需要的编程电压(VP)，而WL[1]已被选择并驱动至接地(0V)。阵列中的未选择字线(WL[0]，WL[2]-WL[y])以及未选择位线(BL[0]，BL[2]-BL[x])被浮动。尽管单个位线BL[1]用于说明性目的，多个位线还可被选择，如下文进一步描述。其产生被感应以经过所选择的单元(SW11)的阻变元件的编程电流(IP)，以及多个漏电流(ILEAK)，其从所选择的位线BL[1]经阵列中的未选择单元的电阻网络流到所选择的字线WL[1]。编程电流IP还充电位线电容CBL1，而流经电阻网络的漏电流ILEAK还充电示出于示意图2001的电容CBL0，CBL2-CBLx。现参见图20B，图20A的示意图2001已被进一步简化以实现示意图2002，其更好的说明在图20A描述的示例性编程操作期间应用于阵列中的元件的电气激励。如图20B可见，详细说明于图19A和19B的编程方法产生了实质流经在所选择的位线和所选择的字线(描述于图20A和20B的示例性编程操作中的BL[1]和WL[1])之间并行连接的两个电阻网络的两个电流。第一电阻网络，RS，实质为所选择的单元的阻变元件和对应位线电容CBL1，并且该电阻网络响应于编程电流IP。第二电阻网络，RU，为复杂序列和阵列中的未选择阻变元件的并联电阻组合。该第二电阻网络响应于漏电流ILEAK。如先前描述，阻变元件阵列的参数(例如，编程电压，用于阻变元件的电阻值或阵列的大小)被选择以使编程电压VP和电流IP足以从初始电阻状态调整所选择的阻变元件的电阻状态到希望的第二状态，并且未选择的位线的电压和对应漏电流(ILEAK)足够低以不干扰(即，实质改变电阻状态)阵列中的任何未选择元件。电容性元件CBL0，CBL1，CBL2-CBLx被包括，因为该位线电容必须在编程操作期间充电和放电并且限制位线电压可充电的速率，以及CELL11的编程操作(或BL[1]的任何单元)可多快地被执行。图20C为简化示意图2003，其提供描述于图20B相对复杂电路的等价电路模型。电压源VP和串联电阻器RSUPPLY意图表示应用于所选择的位线(图20B的BL[1])的编程电压。CBL意图表示阵列中的每个位线的电容，包括所选择的位线的电容(图20B的CBL1)，而CBL(#BLs-1)意图表示来自未选择的阵列线的网络的等价合并电容。RS意图表示所选择的阵列元件(SW11在图20A)的电阻，RU意图表示未选择的阵列元件的电阻。漏电流ILEAK由应用于与RU/(#BLs-1)的组合串联且与CBL(#BLs-1)并行的RU/(#WLs-1)的电压确定。图20D为简化示意图2004，其提供描述于图20B的相对复杂电路的等价电路模型。以与示意图2003的比较形式，示意图2004提供等价电路，其中四个位线同时编程。在该示例中，总的编程电流IP4倍于示意图2003的编程电流IP，因为4个选择位在四个独立位线被并行编程。单个位线编程和多个位线编程的操作的更详细的比较在下文更详细地描述。现参见图20C，术语RU意图为阵列中的未选择元件的电阻值。由于阵列中的单个字线被选择，电阻元件RU/(#WLs-1)意图表示估计的电阻值(RU)除以阵列中的字线的数量减1(实质为每个字线上未选择元件的并联电阻组合)。并且由于单个位线执行设置操作，电阻元件RU/(#BLs-1)意图表示估计的电阻值(RU)除以阵列中的位线的数量减1(实质为每个位线上未选择元件的并联电阻组合)。在以下进一步描述的图24的示例，数据I/O缓冲器驱动器同时发送并接收4位。用于在图20C仅一个位线接收编程电压，输入至数据I/O缓冲器/驱动器的数据包括三个逻辑“0”和一个逻辑“1”。现参见图20D，由于单个字线被选择，图20C所示的电阻元件RU/(#WLs-1)保持不变。然而，由于四个位线被选择，电阻元件RU/(#BLs-4)意图表示估计的电阻值(RU)除以阵列中位线的数量减4(实质为每个位线上未选择元件的并联电阻组合)。在以下进一步描述的图24的示例，数据I/O缓冲器驱动器同时发送和接收4位。由于在图20D中四个位线接收编程电压，输入至数据I/O缓冲器/驱动器的数据包括四个逻辑“1”。RU，Rs，CBL-SEL和CBL-UNSEL的值由所使用的阻变元件类型和特性(例如，但不限于，物理尺寸，标称设置和复位值，制造方法)，阵列本身的大小和体系结构，以及编程(其用于设置或复位)阵列中的阻变元件所需要的电压和电流水平所确定。通过分别谨慎地选择和剪裁该值以及图20C和20D中的等价电路模型2003和2004的元件的参数，本公开的有向电流编程方法(如图19B描述)的编程参数可被选择以使编程电流诸如IP1(图20C)或IP2(图20D)足以从初始电阻状态调整所选择的阻变元件电阻到希望的第二状态，并且，在相同的时间，防止阵列中的漏电流，诸如ILEAK1(图20C)或ILEAK2(图20D)，干扰或以其它方式调整阵列中的未选择元件。以这种方式，本公开的有向电流方法可用于调整阻变元件阵列中所选择的单元的电阻状态(即，编程)。此时在说明书中，来自图19A和19B描述的编程(写入)操作的阵列电压和电流被计算。该计算采用在图14和15A-15C总结的计算读电压的方法，以计算如下文结合图21A进一步描述的编程(写入)阵列电压和电流，并且结果在图22总结。类似于分别应用于图8A和9A的方法801和902的示意简化方法图应用于示意图2001，用于图20A中说明的编程(写入)操作，分别产生图20B，20C和20D所示的进一步简化的示意图2002，2003和2004。然后，利用戴维南等价电路方法的进一步简化，戴维南等价电路方法结合分别进一步结合以上图12A和12B说明的戴维南等价电路1201和1202描述，适用于结合图21A-21D描述的编程(写入)操作。对应公式，类似于以上进一步描述的公式1-10，用于计算图22总结的电压和电流。现参见图19A所示的流程图1900的处理步骤1920，所选择的字线中的所有单元被复位至高电阻状态Rs＝RH。而且，参考图19B所示的流程图1950的处理步骤1960，所有位线已被预充电至编程电压的一半VP/2。通过任意分配约定，输入至数据I/O缓冲器/驱动器(图23)的逻辑“0”对应于高电阻复位状态，而且逻辑“1”对应于低电阻设置状态。通过下文进一步结合图24描述的存储器电路设计，逻辑“0”输入信号不产生至对应位线的所应用的编程电压，因为所选择的字线的所有单元处于复位状态。然而，逻辑“1”输入信号需要对应阵列单元的所选择的单元位置(或在多于一个逻辑“1”输入的情况下的多个单元位置)转变至低电阻设置状态。通过设计，编程电压VP应用于所选择的位线(或多个位线)。然而，由于所有位在编程(写入)操作之前复位，选择的编程电压为设置电压，因此VP＝VSET，如图21A的示意图2100所示。因此，预充电电压VP/2＝VSET/2。当VSET被应用一个或多个位线时，在流程图1950中的每一个流程1980中所选择的字线被驱动至零(地)伏时，所选择的单元从高电阻复位值切换到低电阻设置值(RH→RL)。现参见图21A说明的示意图2100，选择的位线通过串联电阻器r应用编程电压VP＝VSET至选择的位线。总电流ITOT分为两个路径，第一设置电流路径以电流ISET从所选择的位线通过所选择的单元到接地的所选择的字线，第二漏电流路径同样以电流ILEAK从选择的位线流经未选择单元到接地的所选择字线，并充电串联/并联组合中的未选择位线。该串联/并联路径的组合在示意图2100中以连接于所选择的位线的第一电阻器RU/(#WLs-1)以及在节点A连接至第二电阻器端子RU/(#BLs-1)表示，其依次在节点B连接于接地的所选择字线。所有位线的合并电容，除所选择的位线外，形成未选择位线电容器CBL-T＝(#BLs-1)x10fF，其中在该示例中的每个阵列位线电容CBL＝10fF已通过处理步骤1960预充电至VAB＝VSET/2。由于所选择的单元被充电至VSET并且ISET电流经过所选择的单元，ILEAK经过阵列的未选择部分并且某些附加的电荷流向未选择位线电容器CBL-T，由此增加了电压VAB，由于所选择的开关电阻RS从高电阻复位状态RH转变至低电阻设置状态RL并且设置电压向零转变。重要的是完成设置操作同时减少存储器阵列中未选择部分的电压VAB的增加。所选择的位线的电压转变至VSET。重要的是计算在产生增加的VAB的设置操作期间CBL-T的电压在VSET/2以上的增加。进一步简化用于计算端子A-B的戴维南等价电压VTH[公式23]和对应戴维南等价电阻RTH[公式24]，如图21B和21C说明的示意图2110和2120所说明。接下来，图21D说明的戴维南等价电路2130可用于利用公式23，24和25计算未选择位线电容CBL-T的VAB的增加。如果设置脉冲的持续时间等于或大于时间常量RTHCBL-T的3倍，电压VAB的最大增加等于戴维南电压VTH。然而，如果设置脉冲的持续时间小于时间常量RTHCBL-T的3倍，则VAB的增加，ΔVAB，将小于可利用[公式25]计算的VTH。利用公式23，24和25的计算结果总结于图22所示的表格2200，用于阵列参数的多个值。设置时间被假设长于RTHCBL-T时间常量的3倍以使ΔVAB＝VTH，VAB电压的最大变化。VTH＝[VSET/2]×[(RU/(BLs-1))/(RU/(#WLs-1)+RU/(#BLs-1)+r)][公式23]RTH＝[(RU/(#BLs-1)×(RU/(#WLs-1)+r)]/[RU/(#WLs-1)+RU/(#WBLs-1)+r][公式24]现参见图22所示的表格2200，示出了4种情况。在情况1A和1B，低电阻设置状态的值RL＝1MΩ并且高电阻复位状态RH＝20MΩ。在该示例设置电压VSET＝2V。当RL＝1MΩ时，最大ISET电流为2μA，用于所选择的单元。存在256个位线和128个数据字线。在设置写操作所选择的位从RH转变到RL。最大阵列电流情况假设所有未选择单元处于低电阻设置状态RL。最小阵列电流情况假设所有未选择单元处于高电阻复位状态RH。情况1A用于图20C所示的1位数据总线，其中1个输入为逻辑“1”并且3个输入为逻辑“0”。情况1B用于图20D所示的4位数据总线，其中所有4个输入为逻辑“1”。在情况2A和2B，低电阻设置状态的值RL＝100kΩ并且高电阻复位状态RH＝2MΩ。在该示例设置电压VSET＝2V。当RL＝100kΩ时，用于所选择的单元的最大ISET电流为20μA。存在256个位线和128个数据字线。在设置写操作所选择的位从RH转变到RL。最大阵列电流情况假设所有未选择单元处于低电阻设置状态RL。最小阵列电流情况假设所有未选择单元处于高电阻复位状态RH。情况2A用于图20C所示的1位数据总线，其中1个输入为逻辑“1”而3个输入为逻辑“0”。情况1B用于图20D所示的4位数据总线，其中所有4个输入为逻辑“1”。在情况2A和2B，设置电流ISET为10倍于1A和2B的情况。漏电流有时更高。然而，在所有情况下，最坏情况下总的阵列漏电流小于1mA。在典型存储器操作中，即使存在，阵列配置也极少达到最大或最小阵列电流，因此平均电流将远低于最大情况。现参见图23，系统等级框图被示出，说明示例性访问和寻址系统2300中的阻变元件阵列，适用于应用本公开的读操作(如在图7A和7B详细描述)，第一编程操作(如在图16A和16B详细描述)和第二编程操作(如在图19A和19B详细描述)。在访问和寻址系统2300的核心为1-R阻变元件阵列2340，在体系结构上类似于图3，5，6A和6B所示的阵列。处理器控制元件2310提供地址控制线的阵列至位线驱动器/缓冲器电路2320和字线驱动器/缓冲器电路2330。位线驱动器/缓冲器电路2320然后通过位线解码器元件2325选择位线并通过对应感测放大器/锁存器2360连接其位线至阻变元件阵列2340。类似地，字线驱动器/缓冲器电路2330连接于字线解码器元件2335并选择其字线至阻变元件阵列2340。以这种方式，如以上图16A，16B和19A，19B的讨论详细描述的本公开的编程方法可经由处理器控制元件2310提供的电气激励执行。1-R阻变元件阵列2340通过阵列隔离设备2350耦合于测量和存储元件的阵列，诸如感测放大器/锁存器2360。阵列隔离设备防止感测放大器/锁存器2360的端子在写操作期间暴露于更高的阵列电压，如下文进一步结合图24说明的存储器数据路径电路示意图2400描述。测量和存储元件，诸如感测放大器/锁存器2360，结合描述于图7A和7B的本公开的读取方法来讨论并且在下文结合存储器数据路径电路示意图2400进一步更详细地说明。响应于来自处理器控制元件2310的控制信号，在读操作期间位线，字线，参考字线(如图6B所示)，感测放大器/锁存器2360，位线驱动器2355，I/O门2370，数据总线2375和数据I/O缓冲器/驱动器2380多种互联。响应于来自处理器控制元件2310的控制信号，数据I/O缓冲器/驱动器2380和感测放大器/锁存器2360，被用于临时锁存和存储读取自阻变元件阵列的逻辑值。响应于连接至数据缓冲器驱动器元件2380的I/O门元件2370经由数据总线2375提供从阵列返回处理器控制元件2310的读取的逻辑值。以这种方式，以上图7A和7B的详细讨论描述的本公开的读取方法可经由由处理器控制元件2310提供的电气激励执行。类似地，数据可从过程控制器2310经由I/O总线I/O0，I/O1，I/O2和I/O3提供至数据I/O缓冲器/驱动器2380。尽管在该说明性的示例示出了4位外部I/O总线，I/O总线宽度可例如在宽度(32，64，128，等)上从1位到多位变化。暂时存储于数据I/O缓冲器/驱动器2380的数据可利用描述于图16A和16B的第一编程(写入)操作存储于非易失性存储器阵列2340。可选地，暂时存储于数据I/O缓冲器/驱动器2380的数据可利用描述于图19A和19B的第二编程(写入)操作存储于非易失性存储器2340。读取和编程(写入)操作进一步结合以下图24说明的存储器数据路径电路示意图2400来更详细地描述。图23的示例性访问和寻址系统中的处理器控制元件2310用于表示编程操作电路(等)，其可根据本公开和结合以上图7A，7B，16A，16B，19A和19B讨论的方法的需要而用于应用不同的电压和其他状态至阻变元件阵列中的位线和字线的阵列。本公开的编程(写入)和读操作所需要的电气激励可通过多种结构以最适合特定应用的需要的形式来实现。例如，FPGA，PLD，微控制器，逻辑电路或执行于计算机的软件程序可全部用于执行如上所讨论的图7A，7B，16A，16B，19A和19B详细描述的编程操作和读操作。应当理解，尽管用于说明本公开的编程和读取方法的1-R阻变元件阵列体系结构利用在图3，6A和6B中的示例性示意图呈现，本公开的方法不应限于其描述的特定电路。事实上，本领域技术人员将会清楚，描述于图3，6A和6B的电路可以多种方式变化，并仍实现适用于本公开的编程和读操作的阵列体系结构。然而，优选地，关联于本公开方法的阻变元件阵列体系结构的前述描述是表示性的并且包括该变型，并不以其他方式限制于详细描述的特定说明性参数。现参见图24，存储器数据路径电路示意图2400可用于说明图7B详细描述的读操作和图19A和19B详细说明的编程操作的实现。注意，术语编程和写入在该说明书可互换使用。示意图2400包括单元2410的阵列，由CNT开关形成并对应于图23说明的存储器阵列2340；表示性的字线(WL)驱动器2415对应于行(WL)地址驱动器/缓冲器2330；阵列读取设备2430对应于阵列隔离设备2350；感测放大器/锁存器2435对应于感测放大器/锁存器2360；I/O门2440对应于I/O门2370；数据总线2445对应于数据总线2375；电压移位器&BL驱动器2450，程序电压选择器2455和程序控制设备2060对应于位线驱动器2355；BL耦合设备2420和BL充电/放电路2425用于同时预充电和放电所有阵列2410的位线。示例性示意图2400示出了设备和电路的细节，其可用于实现图7B详细说明的读操作和图19A和19B详细说明的编程操作，用于所选择的字线WL1和所选择的位线BL1。示意图2400的数据路径电路被设计和操作以使如图24所示的感测放大器/锁存器2435，双向数据总线2445，以及图23所示的双向数据I/O缓冲器/驱动器2380均在芯片电压VDD操作，用于读和写操作。这是因为当大于VDD的相对高的VP编程电压应用于单元2440的阵列时，阵列读设备2430在编程期间作为阵列隔离设备并防止VP出现在感测放大器/锁存器2435端子之间。并且还因为电压移位器&BL驱动器2450，如下文进一步描述连接于感测放大器/锁存器2435，从在接地(零)和VDD电平之间切换的感测放大器输出信号生成编程电压VP。单元2410和阵列读设备2430的阵列操作在上文进一步分别利用图7B的流程图702和图9A和9C所示的对应示意图901和903描述，用于读操作。单元2410，位线耦合设备2420和位线充电/放电路2425的阵列操作在上文进一步分别利用图19A和19B流程图1900和1950和图20A所示的对应示意图2001描述，用于编程操作。感测放大器/锁存器2435用于在读操作期间暂时存储来自单元2410的阵列的数据并且在编程操作期间暂时存储来自数据总线2045的数据。感测放大器/锁存器2435形成如下。PFET设备TSA1和TSA2源极端子连接在一起并连接至PFET设备TSA5，其源连接芯片电压VDD并且其栅极连接于PSET控制。NFET设备TSA3和TSA4源端子连接在一起并连接至NFET设备TSA6，其源极连接于地并且其栅极连接NSET控制。TSA1和TSA3的漏极连接在一起并在节点X1连接至输出。TSA1和TSA3的栅极连接在一起并连接于一对阵列读取设备2430之一和一对双向I/O门2440之一。TSA2和TSA4的漏极连接在一起并在节点X2连接至输出。TSA2和TSA4的栅极连接在一起并连接于另一对阵列读设备2430和另一对双向I/O门2440。节点X1连接于TSA2和TSA4的栅极而节点X2连接于TSA1和TSA3的栅极，由此形成感测放大器/锁存器2435。感测放大器/锁存器2435仅当上拉设备TSA5和下拉设备TSA6被激活时操作。用于说明于图14和15A-15C的示例的读电压VREAD等于1伏。该对双向I/O门2440还连接于真实(T/C)和完成(C/T)双向数据总线2435，其依次连接于图23说明的双向数据I/O缓冲器/驱动器2380(对应于数据总线2375的双向数据总线2445)。电压移位器&BL驱动器2450仅在分别结合图19A和19B所示的流程图1900和1950描述的编程操作期间激活，并且如上结合对应的图21A-21D和22所讨论。电压移位器&BL驱动器2450电路形成如下。PFET设备TVS1和TVS2源极连接在一起并连接至程序电压选择器2455。TVS1的漏极在节点OVS连接于NFET设备TVS4的漏极和TVS2的栅极。TVS2的漏极连接于NFETTVS3的漏极和TVS1的栅极。TVS3的源极连接于TVS4的栅极并连接至感测放大器/锁存器2435的端子X1。TVS4的源极连接于TVS3的栅极并连接至感测放大器/锁存器2435的端子X2。电压移位器&BL驱动器2450的输出节点OVS连接于程序电压控制设备2460的源极，PFET设备，由连接于栅极的信号VWR-ΔSET的控制。程序电压控制设备2460的漏极在该示例中连接于单元2410阵列的位线BL1。电压移位器&BL驱动器2450当程序电压选择器2455连接于电压VSET时激活，并且当连接于0伏时停用。在该示例中，VSET＝2V和VSET/2＝1V。结合图19B说明的流程图1950描述，处理步骤1960预充电单元2410的阵列的所有位线同时字线浮动。因此，位线耦合设备2420被激活并且位线被位线充电/放电路2425预充电至编程电压的一半VP/2，然后位线耦合设备2420在编程BL1之前被关闭。如以上进一步说明，VP＝VSET，由于单元2410中的阵列的所有单元处于高电阻复位状态。信号VWR-ΔSET处于VSET/2，以使如果输入数据为逻辑“0”，并且节点OVS处于零伏，程序控制电压设备2460为关闭，隔离位线BL1与电压移位器&BL驱动器2450，并且位线BL1仍然预充电至VSET/2。然而，如果输入数据为逻辑“1”，则节点OVS从0转变至设置电压VSET。当节点OVS超过VSET/2时，则程序电压控制设备2460打开，并驱动位线BL1至VSET，如图19B所示的处理步骤1970所描述。此时，所选择的字线WL1由WL驱动器2415驱动至接地，如在图19B处理步骤1980描述，并且该单元，在该示例中示出为单元2410的阵列的CELL11，从高电阻RH复位状态切换至低电阻RL设置状态。参考图22的表格2200的示例，未选择的位线的电压在设置操作之后从预充电值1.0V增加至1.3V。参考程序电压控制设备2460，可选地，电压VWR-ΔSET可从1V降至0.85V，例如，在电压移位器&BL驱动器2450转变至VSET之前，由此将未选择的位的电压从近似1.3V降低至近似1.15V，并且因此更接近预充电值1V。现参见图25，编程(写入)操作2500说明了来自存储器数据路径电路示意图2400的电气性能计算的多种操作波形。在该示例中，读/写控制信号处理控制器2310，在图23所示的块访问和寻址系统2300中，经由读/写控制信号启动写操作并提供字和列地址，其由交叉点存储器系统解码。图25波形集中于在图24说明的示意图2400示出的数据路径电路。由图23所示的处理控制器2310提供至数据I/O缓冲器/驱动器2380的数据被传输至双向数据总线2375，其对应于图24中的数据总线2445，感测放大器/锁存器2435被激活并连接于芯片电源VDD并由上拉晶体管TSA5和下拉晶体管TSA6接地。电压移位器&BL驱动器2450由程序电压选择器2455激活并连接于电压VP＝VSET，在该示例中其等于2V。程序电压控制设备2460处于关闭状态，隔离BL1与电压移位器&BL驱动器2450的输出节点OVS，直到节点OVS超过该示例中的VSET/2＝1V。在这段时间，字线WL1被选择，单元2410中的阵列的所有位线被预充电至VSET/2，并且位线BL1被选择。此时，VCSL应用于I/O门2440并且逻辑信号从数据总线2445传输至感测放大器/锁存器2435输入。逻辑“1”输入在T/C总线(在C/T总线上的零电压)产生了VDD电压而逻辑“0”电压产生了T/C总线的零电压(C/T总线上的VDD)。在该示例中，逻辑“1”数据输入被提供并且感测放大器/锁存器2435暂时存储信号。感测放大器输出X1转变至0V而输出X2转变至VDD。对电压移位器&BL驱动器2450的输入导致电压移位器&位线驱动器2450输出节点OVS以转变至VSET，在该示例中为2V。利用在VWR-ΔSET＝VSET/2＝1V处的程序电压控制设备栅极，位线BL1从VSET/2转变至VSET，用于逻辑“1”信号(对于逻辑“0”信号，VBL1将保持在VSET/2)。字线WE1转变至零伏。VSET，在该示例中为2V，出现在所选择位线BL1和所选择字线WE1之间，并且单元2410的阵列中的CELL11从高电阻RH复位状态切换至低电阻RL设置状态，完成从处理控制器2310输入至对应于单元2410的阵列的CELL11的存储器阵列单元的数据的存储。电压，电流和计时值已按照以上结合图21A-21D和22进一步的描述来计算。然而，对于所选择的CMOS技术，物理和电气参数和模型由制造者提供，其可使用与设计，布局和用于精确仿真的仿真软件。非线性CNT开关的模型可获取自CNT开关I-V电特性，诸如图13所示的半对数图表1300。例如，半对数图表1300可利用非线性多项式公式逼近，以提供可引入仿真软件的CNT开关模型。尽管本发明已结合特定实施例描述，多种其它变型和修改以及其他使用将对本领域技术人员显而易见。因此，优选地，本发明不受本文特定公开的限制。