半导体系统的制作方法

相关申请的交叉引用

本申请要求2016年1月5日提交的第10-2016-0001232号韩国专利申请的优先权，其通过引用整体合并于此。

本公开的实施例总体而言涉及一种半导体系统，更具体地，涉及一种用于校正数据错误的半导体系统。

背景技术：

半导体器件可以被设计和制造成包括用于评估其操作的测试模式功能。即，可以在晶片级或封装级在测试模式下测量半导体器件的各种参数，以及可以根据测试结果来将测试的半导体器件分类为通过芯片或失效芯片。

每个半导体器件可以执行写入操作和读取操作以经由焊盘来接收和输出多个数据，以及可以通过对从焊盘输出的数据的逻辑电平进行感测来评估每个半导体器件。

由于随着制造工艺技术的发展半导体器件变得更加高度集成，因此测试的半导体器件中的失效存储单元的数量已经增加。测试的半导体器件中的失效存储单元的数量的增加可以不仅导致半导体器件的产品良率降低，还导致难以保证半导体器件的大存储容量。因此，在半导体器件中已经广泛采用错误校正码(ecc)电路来解决由失效存储单元引起的数据错误。

附图说明

图1是图示根据本公开的实施例的半导体系统的配置的示例代表的框图。

图2是图示图1的半导体系统中包括的命令处理电路的示例代表的框图。

图3是图示图2的半导体系统中包括的列控制电路的示例代表的框图。

图4是图示图3的列控制电路中包括的错误校正电路的示例代表的框图。

图5是图示图4的错误校正电路中包括的数据中继器(repeater)的示例代表的电路图。

图6是图示根据本公开的实施例的半导体系统的配置的示例代表的框图。

图7是图示图6的半导体系统中包括的命令处理电路的示例代表的框图。

图8是图示图6中所示的半导体系统的列控制电路中包括的错误校正电路的示例代表的框图。

图9是图示图6的半导体系统中包括的错误信息储存电路的示例代表的框图。

图10是图示根据本公开的实施例的半导体系统的操作的示例代表的时序图。

图11是图示根据本公开的实施例的半导体系统的配置的示例代表的框图。

图12是图示采用图1至图11中所示的半导体器件或半导体系统的电子系统的配置的示例代表的框图。

具体实施方式

各种实施例可以针对一种校正数据错误的半导体系统。

根据实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出命令/地址信号。第二半导体器件可以在刷新操作期间的读取操作中根据命令/地址信号的组合来输出数据。第二半导体器件可以从所述数据提取错误信息。第二半导体器件可以在刷新操作期间的写入操作中使用错误信息来校正数据的错误，以将经校正的数据储存在其中以及将错误信息储存在其中。

根据实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出命令/地址信号。第二半导体器件可以在第一刷新操作期间的读取操作中根据命令/地址信号的组合来输出数据，可以提取关于所述数据的错误信息以将错误信息储存在其中，以及可以在第二刷新操作期间的写入操作中校正根据错误信息而选中的存储单元中储存的数据的错误以将经校正的数据储存在其中。

根据实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以输出命令/地址信号。第二半导体器件可以在刷新操作期间的读取操作中根据命令/地址信号的组合来输出数据，从所述数据提取错误信息，在刷新操作期间的写入操作中将错误信息储存在其中，以及根据错误信息来用其他地址取代选择具有错误的数据的行地址和列地址。

在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，而非意在限制本公开的范围。

参见图1，根据本公开的实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括命令处理电路10、存储体选择信号发生电路20、地址发生电路30、存储区40、数据锁存器电路50和输入/输出(i/o)电路60。

第一半导体器件1可以输出第一命令/地址信号至第n命令/地址信号ca<1:n>，以及可以接收或输出第一外部数据至第j外部数据dq<1:j>。第一命令/地址信号至第n命令/地址信号ca<1:n>和第一外部数据至第j外部数据dq<1:j>可以经由传输地址、命令和数据中的至少一组的线路来传输。可选地，第一命令/地址信号至第n命令/地址信号ca<1:n>和第一外部数据至第j外部数据dq<1:j>可以经由一个线路来顺序地传输。第一命令/地址信号至第n命令/地址信号ca<1:n>的比特位数与第一外部数据至第j外部数据dq<1:j>的比特位数可以根据实施例而被不同地设置。第一命令/地址信号至第n命令/地址信号ca<1:n>的数字“n”和第一外部数据至第j外部数据dq<1:j>的数字“j”可以被设置为自然数。

命令处理电路10可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生激活信号act、写入信号wt、读取信号rd、预充电信号pcg和刷新信号ref。命令处理电路10可以响应于刷新信号ref而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。激活信号act可以被设置为在写入操作、读取操作和刷新操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。写入信号wt可以被设置为在写入操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。读取信号rd可以被设置为在读取操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。刷新信号ref可以被设置为在刷新操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。预充电信号pcg可以被设置为在从写入操作、读取操作或刷新操作开始的时间点经过预定时间之后被使能。第一刷新地址至第m刷新地址ref_add<1:m>的比特位数与第一校正地址至第k校正地址ecc_add<1:k>的比特位数可以根据实施例而被不同地设置。第一刷新地址至第m刷新地址ref_add<1:m>的数字“m”和第一校正地址至第k校正地址ecc_add<1:k>的数字“k”可以被设置为自然数。第一刷新地址至第m刷新地址ref_add<1:m>的数字“m”和第一校正地址至第k校正地址ecc_add<1:k>的数字“k”可以被设置为比第一命令/地址信号至第n命令/地址信号ca<1:n>的数字“n”小的自然数。

存储体选择信号发生电路20可以产生响应于激活信号act、预充电信号pcg和刷新信号ref而被使能的存储体选择信号bs。虽然图1图示了存储体选择信号bs由单个信号线路来表示，但是本公开不局限于此。例如，如果存储区40包括多个存储体，则存储体选择信号bs可以包括用来选择存储区40中所包括的多个存储体中的任意一个存储体的多个存储体选择信号。

地址发生电路30可以包括行地址发生电路31和列地址发生电路32。

响应于写入信号wt和读取信号rd，行地址发生电路31可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生第一行地址至第m行地址radd<1:m>，或者可以输出第一刷新地址至第m刷新地址ref_add<1:m>作为第一行地址至第m行地址radd<1:m>。

响应于写入信号wt和读取信号rd，列地址发生电路32可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生第一列地址至第k列地址cadd<1:k>，或者可以输出第一校正地址至第k校正地址ecc_add<1:k>作为第一列地址至第k列地址cadd<1:k>。

即，在写入操作或读取操作中，地址发生电路30可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在刷新操作中，地址发生电路30可以输出第一刷新地址至第m刷新地址ref_add<1:m>作为第一行地址至第m行地址radd<1:m>，以及可以输出第一校正地址至第k校正地址ecc_add<1:k>作为第一列地址至第k列地址cadd<1:k>。

存储区40可以包括行控制电路41、列控制电路42和单元阵列43。这里，前面提及的存储体可以被配置为包括行控制电路41、列控制电路42和单元阵列43。存储区40可以被配置为包括多个存储体。

行控制电路41可以响应于存储体选择信号bs而根据第一行地址至第m行地址radd<1:m>来选择性地激活多个字线(未示出)中的任意一个字线。

列控制电路42可以响应于存储体选择信号bs而根据第一列地址至第k列地址cadd<1:k>来选择连接至多个字线(未示出)之中的选中字线的多个存储单元，以及可以从选中存储单元(未示出)中储存的数据提取错误信息。列控制电路42可以使用提取的错误信息来校正数据的错误以将经校正的数据储存在选中存储单元(未示出)中，以及可以将错误信息储存在奇偶校验单元(未示出)中。列控制电路42可以经由第一全局线至第j全局线gio<1:j>而接收或输出数据。这里，错误信息表示具有比正常存储单元的保持时间短的保持时间(对应于存储单元的数据在被写入至存储单元中之后在无任何刷新操作的情况下可以被维持的最大时间)的存储单元的位置信息。奇偶校验单元(未示出)可以与存储单元(未示出)具有相同的结构。

单元阵列43可以包括连接至多个字线(未示出)的多个存储单元(未示出)和多个奇偶校验单元(未示出)。数据可以储存在存储单元(未示出)中，而错误信息可以储存在奇偶校验单元(未示出)中。

数据锁存器电路50可以锁存加载到第一全局线至第j全局线gio<1:j>上的数据，以将锁存的数据输出给第一输入/输出(i/o)线至第j输入/输出线io<1:j>。数据锁存器电路50可以锁存加载到第一i/o线至第ji/o线io<1:j>上的数据，以将锁存的数据输出给第一全局线至第j全局线gio<1:j>。

i/o电路60可以输出第一i/o线至第ji/o线io<1:j>上的数据作为第一外部数据至第j外部数据dq<1:j>。i/o电路60可以将从第一半导体器件1产生的第一外部数据至第j外部数据dq<1:j>输出给第一i/o线至第ji/o线io<1:j>。

参见图2，命令处理电路10可以包括命令解码器11、延迟设置电路12、逻辑电路13和控制电路14。

命令解码器11可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生激活信号act、刷新信号ref、内部预充电信号ipcg、内部写入信号iwt和内部读取信号ird。

延迟设置电路12可以包括第一延迟电路121、第二延迟电路122和第三延迟电路123。

第一延迟电路121可以将刷新信号ref延迟第一延迟时间以产生刷新读取信号rd_ref。第一延迟时间可以被设置为行地址选通(ras)至列地址选通(cas)的延迟时间(trcd)。

第二延迟电路122可以将刷新读取信号rd_ref延迟第二延迟时间以产生刷新写入信号wt_ref。第二延迟时间可以被设置为cas至cas的延迟时间(tccd)。

第三延迟电路123可以将刷新写入信号wt_ref延迟第三延迟时间以产生刷新预充电信号pcg_ref。第三延迟时间可以被设置为写入恢复时间(twr)。

第一延迟时间至第三延迟时间可以根据实施例而被不同地设置。

例如，延迟设置电路12可以将刷新信号ref延迟，以产生被顺序地使能的刷新读取信号rd_ref、刷新写入信号wt_ref和刷新预充电信号pcg_ref。

逻辑电路13可以产生响应于内部预充电信号ipcg或刷新预充电信号pcg_ref而被使能的预充电信号pcg。逻辑电路13可以产生响应于内部写入信号iwt或刷新写入信号wt_ref而被使能的写入信号wt。逻辑电路13可以产生响应于内部读取信号ird或刷新读取信号rd_ref而被使能的读取信号rd。

控制电路14可以包括计数信号发生电路141、计数器142和校正地址发生电路143。

计数信号发生电路141可以产生计数信号cnt，计数信号cnt在从刷新信号ref输入至计数信号发生电路141的时间点开始的预定时间段之后被使能。

计数器142可以响应于计数信号cnt而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>。计数器142可以产生计数控制信号rc，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位都被计数，则计数控制信号rc被使能。

校正地址发生电路143可以响应于计数控制信号rc而产生顺序地计数的第一校正地址至第k校正地址ecc_add<1:k>。

即，控制电路14可以响应于刷新信号ref而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。

例如，控制电路14可以响应于刷新信号ref而产生第一校正地址至第k校正地址ecc_add<1:k>，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位都被计数，则第一校正地址至第k校正地址ecc_add<1:k>被向上计数一比特位。

参见图3，列控制电路42可以包括错误校正电路420和感测放大器430。

错误校正电路420可以响应于读取信号rd而从连接至存储单元(未示出)的第一存储体线至第j存储体线bio<1:j>上的数据提取错误信息，以及可以使用错误信息来校正数据的错误以将经校正的数据输出给第一全局线至第j全局线gio<1:j>。响应于写入信号wt，错误校正电路420可以将经校正的数据输出给第一存储体线至第j存储体线bio<1:j>，以及可以将错误信息输出给第一奇偶校验线至第p奇偶校验线pio<1:p>。这里，第一奇偶校验线至第p奇偶校验线pio<1:p>的数量可以根据实施例而被不同地设置。第一奇偶校验线至第p奇偶校验线pio<1:p>可以连接至奇偶校验单元(未示出)。

感测放大器430可以感测并放大连接至通过第一列地址至第k列地址cadd<1:k>而选中的存储单元的第一存储体线至第j存储体线bio<1:j>上的数据，以及可以将感测并放大的数据储存在其中。感测放大器430可以储存在连接至通过第一列地址至第k列地址cadd<1:k>而选中的奇偶校验单元的第一奇偶校验线至第p奇偶校验线pio<1:p>上加载的错误信息。

参见图4，错误校正电路420可以包括脉冲信号发生电路421、锁存器电路422、编码发生电路423、数据中继器424和奇偶校验中继器425。

脉冲信号发生电路421可以产生写入脉冲信号wtp，写入脉冲信号wtp包括响应于写入信号wt而产生的脉冲。脉冲信号发生电路421可以产生读取脉冲信号rdp，读取脉冲信号rdp包括响应于读取信号rd而产生的脉冲。

锁存器电路422可以响应于写入脉冲信号wtp或读取脉冲信号rdp而锁存第一存储体线至第j存储体线bio<1:j>上的数据，以产生第一内部数据至第j内部数据id<1:j>。锁存器电路422可以响应于读取脉冲信号rdp而锁存第一奇偶校验线至第p奇偶校验线pio<1:p>上的错误信息，以产生第一奇偶校验信号至第p奇偶校验信号prt<1:p>。

编码发生电路423可以感测第一内部数据至第j内部数据id<1:j>的逻辑电平，以产生包括错误信息的第一错误码至第j错误码erc<1:j>和第一奇偶校验码至第p奇偶校验码pc<1:p>。编码发生电路423可以输出第一奇偶校验信号至第p奇偶校验信号prt<1:p>作为第一奇偶校验码至第p奇偶校验码pc<1:p>。第一错误码至第j错误码erc<1:j>可以包括关于第一内部数据至第j内部数据id<1:j>之中的错误比特位的位置信息。例如，如果第一错误码erc<1>被产生为具有逻辑高电平，则其意味着第一内部数据id<1>具有错误。第一奇偶校验码至第p奇偶校验码pc<1:p>可以被设置为包括关于第一内部数据至第j内部数据id<1:j>的错误信息的信号。编码发生电路423可以使用常规ecc电路来实现。

数据中继器424可以响应于写入脉冲信号wtp而将第一全局线至第j全局线gio<1:j>上的数据输出给第一存储体线至第j存储体线bio<1:j>。响应于读取脉冲信号rdp，数据中继器424可以根据第一错误码至第j错误码erc<1:j>而将第一存储体线至第j存储体线bio<1:j>上的数据的逻辑电平反相，以将反相的数据输出给第一全局线至第j全局线gio<1:j>。

奇偶校验中继器425可以响应于写入脉冲信号wtp而将第一奇偶校验码至第p奇偶校验码pc<1:p>输出给第一奇偶校验线至第p奇偶校验线pio<1:p>。

参见图5，数据中继器424可以包括第一中继器4241和第二中继器4242。

第一中继器4241可以响应于写入脉冲信号wtp而对第一全局线gio<1>上的数据反相地进行缓冲，以将反相缓冲数据输出给第一存储体线bio<1>。

如果第一错误码erc<1>具有逻辑高电平，则第二中继器4242可以响应于读取脉冲信号rdp而对第一存储体线bio<1>上的数据进行缓冲，以将缓冲数据输出给第一全局线gio<1>。如果第一错误码erc<1>具有逻辑低电平，则第二中继器4242可以响应于读取脉冲信号rdp而对第一存储体线bio<1>上的数据反相地进行缓冲，以将反相缓冲数据输出给第一全局线gio<1>。这里，如果第一错误码erc<1>具有逻辑高电平，则意味着第一存储体线bio<1>上的数据具有错误。如果第一错误码erc<1>具有逻辑低电平，则意味着第一存储体线bio<1>上的数据不具有错误。

图5中示出的数据中继器424具有这样的配置：数据经由第一全局线gio<1>或第一存储体线bio<1>来输入或输出。然而，数据中继器424可以被配置为具有经由其输入或输出多个数据的第一全局线至第j全局线gio<1:j>和第一存储体线至第j存储体线bio<1:j>。即，数据中继器424可以被配置为包括j个第一中继器和j个第二中继器。

图6是图示根据本公开的实施例的半导体系统的配置的框图。

参见图6，根据本公开的实施例的半导体系统可以包括第一半导体器件3和第二半导体器件4。第二半导体器件4可以包括命令处理电路100、存储体选择信号发生电路200、地址发生电路300、存储区400、错误信息储存电路500、数据锁存器电路600和i/o电路700。

第一半导体器件3可以输出第一命令/地址信号至第n命令/地址信号ca<1:n>，以及可以接收或输出第一外部数据至第j外部数据dq<1:j>。第一命令/地址信号至第n命令/地址信号ca<1:n>和第一外部数据至第j外部数据dq<1:j>可以经由传输地址、命令和数据中的至少一组的线路来传输。可选地，第一命令/地址信号至第n命令/地址信号ca<1:n>和第一外部数据至第j外部数据dq<1:j>可以经由一个线路来连续传输。第一命令/地址信号至第n命令/地址信号ca<1:n>的比特位数和第一外部数据至第j外部数据dq<1:j>的比特位数可以根据实施例而被不同地设置。第一命令/地址信号至第n命令/地址信号ca<1:n>的数字“n”和第一外部数据至第j外部数据dq<1:j>的数字“j”可以被设置为自然数。

命令处理电路100可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生激活信号act、写入信号wt、读取信号rd、预充电信号pcg、刷新信号ref和控制信号esctr。命令处理电路100还可以响应于刷新信号ref而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。命令处理电路100可以产生控制信号esctr，如果第一校正地址至第k校正地址ecc_add<1:k>的全部比特位被计数，则控制信号esctr被使能。激活信号act可以被设置为在写入操作、读取操作和刷新操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。写入信号wt可以被设置为在写入操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。读取信号rd可以被设置为在读取操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。刷新信号ref可以被设置为在刷新操作中被第一命令/地址信号至第n命令/地址信号ca<1:n>使能。预充电信号pcg可以被设置为在从写入操作、读取操作或刷新操作开始的时间点开始的预定时间之后被使能的信号。第一刷新地址至第m刷新地址ref_add<1:m>的比特位数和第一校正地址至第k校正地址ecc_add<1:k>的比特位数可以根据实施例而被不同地设置。第一刷新地址至第m刷新地址ref_add<1:m>的数字“m”和第一校正地址至第k校正地址ecc_add<1:k>的数字“k”可以被设置为自然数。第一刷新地址至第m刷新地址ref_add<1:m>的数字“m”和第一校正地址至第k校正地址ecc_add<1:k>的数字“k”可以被设置为比第一命令/地址信号至第n命令/地址信号ca<1:n>的数字“n”小的自然数。

存储体选择信号发生电路200可以产生响应于激活信号act、预充电信号pcg和刷新信号ref而被使能的存储体选择信号bs。虽然为了描述的方便存储体选择信号bs被图示为一个信号，但是存储体选择信号bs可以被配置为用来选择存储区400中包括的多个存储体中的任意一个存储体的多个信号。

地址发生电路300可以包括行地址发生电路310和列地址发生电路320。

响应于写入信号wt和读取信号rd，行地址发生电路310可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生第一行地址至第m行地址radd<1:m>，或者可以输出第一刷新地址至第m刷新地址ref_add<1:m>作为第一行地址至第m行地址radd<1:m>。如果控制信号esctr被使能，例如，则行地址发生电路310可以输出第一目标地址至第m目标地址tg_add<1:m>作为第一行地址至第m行地址radd<1:m>。

响应于写入信号wt和读取信号rd，列地址发生电路320可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生第一列地址至第k列地址cadd<1:k>，或者可以输出第一校正地址至第k校正地址ecc_add<1:k>作为第一列地址至第k列地址cadd<1:k>。

即，地址发生电路300可以在写入操作或读取操作中对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码，以产生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在第一刷新操作中，地址发生电路300可以输出第一刷新地址至第m刷新地址ref_add<1:m>作为第一行地址至第m行地址radd<1:m>，以及可以输出第一校正地址至第k校正地址ecc_add<1:k>作为第一列地址至第k列地址cadd<1:k>。在第二刷新操作中，地址发生电路300可以输出第一目标地址至第m目标地址tg_add<1:m>作为第一行地址至第m行地址radd<1:m>。这里，第二刷新操作可以对应于在第一刷新操作之后执行的额外刷新操作。

存储区400可以包括行控制电路440、列控制电路450和单元阵列460。这里，前面提及的存储体可以被配置为包括行控制电路440、列控制电路450和单元阵列460。存储区400可以被配置为包括多个存储体。

行控制电路440可以响应于存储体选择信号bs而根据第一行地址至第m行地址radd<1:m>来选择性地激活多个字线(未示出)中的任意一个。

列控制电路450可以响应于存储体选择信号bs而根据第一列地址至第k列地址cadd<1:k>来选择连接至多个字线(未示出)中的选中字线的多个存储单元(未示出)，以及可以从选中的多个存储单元(未示出)中储存的数据提取错误信息。列控制电路450可以产生错误脉冲信号ep，如果数据具有错误，则错误脉冲信号ep被使能。列控制电路450可以使用提取的错误信息来校正数据的错误，以将经校正的数据储存在所述多个存储单元(未示出)中以及将错误信息储存在奇偶校验单元(未示出)中。列控制电路450可以经由第一全局线至第j全局线gio<1:j>来接收或输出数据。这里，错误信息表示具有比正常存储单元的保持时间短的保持时间(对应于存储单元的数据在被写入存储单元之后在无任何刷新操作的情况下可以维持的最大时间)的存储单元的位置信息。

在实施例中，除错误脉冲信号ep之外，列控制电路450可以与图3中示出的列控制电路42具有基本上相同的配置以执行基本上相同的操作。因此，在下文中将省略对列控制电路450的详细描述以避免重复说明。

单元阵列460可以包括连接至多个字线(未示出)的多个存储单元(未示出)和多个奇偶校验单元(未示出)。数据可以储存在存储单元(未示出)中，而错误信息可以储存在奇偶校验单元(未示出)中。

错误信息储存电路500可以响应于错误脉冲信号ep而储存第一行地址至第m行地址radd<1:m>作为第一目标地址至第m目标地址tg_add<1:m>，以及可以响应于控制信号esctr而输出第一目标地址至第m目标地址tg_add<1:m>。

数据锁存器电路600可以锁存第一全局线至第j全局线gio<1:j>上的数据以将锁存的数据输出给第一i/o线至第ji/o线io<1:j>。数据锁存器电路600可以锁存第一i/o线至第ji/o线io<1:j>上的数据以将锁存的数据输出给第一全局线至第j全局线gio<1:j>。

i/o电路700可以输出第一i/o线至第ji/o线io<1:j>上的数据作为第一外部数据至第j外部数据dq<1:j>。i/o电路700可以将从第一半导体器件3产生的第一外部数据至第j外部数据dq<1:j>输出给第一i/o线至第ji/o线io<1:j>。

参见图7，命令处理电路100可以包括命令解码器110、延迟设置电路120、逻辑电路130、控制电路140和控制信号发生电路150。

命令解码器110可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码，以产生激活信号act、刷新信号ref、内部预充电信号ipcg、内部写入信号iwt和内部读取信号ird。命令解码器110可以响应于内部刷新信号iref而再次产生刷新信号ref。

延迟设置电路120可以包括第一延迟电路124、第二延迟电路125和第三延迟电路126。

第一延迟电路124可以将刷新信号ref延迟第一延迟时间以产生刷新读取信号rd_ref。第一延迟时间可以被设置为行地址选通(ras)至列地址选通(cas)的延迟时间(trcd)。

第二延迟电路125可以将刷新读取信号rd_ref延迟第二延迟时间以产生刷新写入信号wt_ref。第二延迟时间可以被设置为cas至cas的延迟时间(tccd)。

第三延迟电路126可以将刷新写入信号wt_ref延迟第三延迟时间以产生刷新预充电信号pcg_ref。第三延迟时间可以被设置为写入恢复时间(twr)。

第一延迟时间至第三延迟时间可以根据实施例而被不同地设置。

例如，延迟设置电路120可以延迟刷新信号ref，以产生顺序地使能的刷新读取信号rd_ref、刷新写入信号wt_ref和刷新预充电信号pcg_ref。

逻辑电路130可以产生响应于内部预充电信号ipcg或刷新预充电信号pcg_ref而被使能的预充电信号pcg。逻辑电路130可以产生响应于内部写入信号iwt或刷新写入信号wt_ref而被使能的写入信号wt。逻辑电路130可以产生响应于内部读取信号ird或刷新读取信号rd_ref而被使能的读取信号rd。

控制电路140可以包括刷新控制电路144、计数器145和校正地址发生电路146。

刷新控制电路144可以产生计数信号cnt，计数信号cnt在从刷新信号ref输入至刷新控制电路144的时间点开始的预定时间段之后被使能。刷新控制电路144可以产生内部刷新信号iref，内部刷新信号iref在刷新信号ref响应于控制信号esctr而被使能之后刷新预充电信号pcg_ref被使能时的时间点被使能。

计数器145可以响应于计数信号cnt而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>。计数器145可以产生计数控制信号rc，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位被计数，则计数控制信号rc被使能。

校正地址发生电路146可以响应于计数控制信号rc而产生顺序地计数的第一校正地址至第k校正地址ecc_add<1:k>。

例如，控制电路140可以响应于刷新信号ref而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。控制电路140可以响应于控制信号esctr而产内部刷新信号iref，内部刷新信号iref在从刷新信号ref输入至控制电路140时的时间点开始的预定时间段之后被使能。这里，所述预定时间段表示从刷新信号ref被使能的时间点直到刷新预充电信号pcg_ref被使能的时间点的时间段。

例如，控制电路140可以响应于刷新信号ref而产生第一校正地址至第k校正地址ecc_add<1:k>，如果第一刷新地址至第m刷新地址ref_add<1:m>的全部比特位被计数，则第一校正地址至第k校正地址ecc_add<1:k>被向上计数一比特位。

控制信号发生电路150可以产生控制信号esctr，如果第一校正地址至第k校正地址ecc_add<1:k>的全部比特位被计数，则控制信号esctr被使能。

参见图8，列控制电路450中包括的错误校正电路4500可以包括脉冲信号发生电路451、锁存器电路452、编码发生电路453、数据中继器454、奇偶校验中继器455和错误脉冲发生电路456。

脉冲信号发生电路451可以产生写入脉冲信号wtp，写入脉冲信号wtp包括响应于写入信号wt而产生的脉冲。脉冲信号发生电路451可以产生读取脉冲信号rdp，读取脉冲信号rdp包括响应于读取信号rd而产生的脉冲。

锁存器电路452可以响应于写入脉冲信号wtp或读取脉冲信号rdp而锁存第一存储体线至第j存储体线bio<1:j>上的数据，以产生第一内部数据至第j内部数据id<1:j>。锁存器电路452可以响应于读取脉冲信号rdp而锁存第一奇偶校验线至第p奇偶校验线pio<1:p>上的错误信息，以产生第一奇偶校验信号至第p奇偶校验信号prt<1:p>。

编码发生电路453可以感测第一内部数据至第j内部数据id<1:j>的逻辑电平，以产生包括错误信息的第一错误码至第j错误码erc<1:j>和第一奇偶校验码至第p奇偶校验码pc<1:p>。编码发生电路453可以输出第一奇偶校验信号至第p奇偶校验信号prt<1:p>作为第一奇偶校验码至第p奇偶校验码pc<1:p>。第一错误码至第j错误码erc<1:j>可以包括关于第一内部数据至第j内部数据id<1:j>之中的错误比特位的位置信息。例如，如果第一错误码erc<1>具有逻辑高电平，则其意味着第一内部数据id<1>具有错误。第一奇偶校验码至第p奇偶校验码pc<1:p>可以被设置为包括关于第一内部数据至第j内部数据id<1:j>的错误信息的信号。编码发生电路453可以通过使用常规的ecc电路来实现。

数据中继器454可以响应于写入脉冲信号wtp而将第一全局线至第j全局线gio<1:j>上的数据输出给第一存储体线至第j存储体线bio<1:j>。响应于读取脉冲信号rdp，数据中继器454可以根据第一错误码至第j错误码erc<1:j>来对第一存储体线至第j存储体线bio<1:j>上的数据的逻辑电平进行反相，以将反相数据输出给第一全局线至第j全局线gio<1:j>。数据中继器454具有与图5中所示的数据中继器424相同的配置以执行相同的操作。因此，在下文中将省略对数据中继器454的详细描述以避免重复说明。

奇偶校验中继器455可以响应于写入脉冲信号wtp而将第一奇偶校验码至第p奇偶校验码pc<1:p>输出给第一奇偶校验线至第p奇偶校验线pio<1:p>。

错误脉冲发生电路456可以响应于读取脉冲信号rdp而产生错误脉冲信号ep，错误脉冲信号ep包括如果第一错误码至第j错误码erc<1:j>中的至少一个被使能则产生的脉冲。

参见图9，错误信息储存电路500可以包括锁存信号发生电路510和地址锁存电路520。地址锁存电路520可以包括第一地址锁存器521至第m地址锁存器523。

锁存信号发生电路510可以响应于刷新信号ref而产生在错误脉冲信号ep被产生时的时间点被使能的第一输入锁存信号至第m输入锁存信号pi<1:m>，以及可以响应于控制信号esctr而产生在从刷新信号ref输入至其时的时间点开始的预定时间段之后被使能的第一输出锁存信号至第m输出锁存信号po<1:m>。

第一地址锁存器521可以响应于第一输入锁存信号pi<1>而锁存第一行地址radd<1>，以及可以响应于第一输出锁存信号po<1>而输出锁存的第一行地址radd<1>作为第一目标地址tg_add<1>。

第二地址锁存器522可以响应于第二输入锁存信号pi<2>而锁存第二行地址radd<2>，以及可以响应于第二输出锁存信号po<2>而输出锁存的第二行地址radd<2>作为第二目标地址tg_add<2>。

第m地址锁存器523可以响应于第m输入锁存信号pi<m>而锁存第m行地址radd<m>，以及可以响应于第m输出锁存信号po<m>而输出锁存的第m行地址radd<m>作为第m目标地址tg_add<m>。

除输入信号和输出信号之外，第三地址锁存器至第(m-1)地址锁存器中的每个可以与第一地址锁存器521、第二地址锁存器522和第m地址锁存器523中的一个具有相同的配置。因此，在下文中将省略对第三地址锁存器至第(m-1)地址锁存器的详细描述以避免重复说明。

例如，在错误出现时的时间点，错误信息储存电路500可以锁存第一行地址至第m行地址radd<1:m>，以产生包括关于具有错误数据的存储单元的位置信息的第一目标地址至第m目标地址tg_add<1:m>。

在下文中，将结合在第一刷新操作中出现数据错误而在第二刷新操作中该数据错误被校正的示例、参照图10来描述具有前述配置的半导体系统的操作。

在时间点t1，第一半导体器件3可以输出第一命令/地址信号至第n命令/地址信号ca<1:n>以启动刷新操作。

命令处理电路100的命令解码器110可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码，以产生具有逻辑高电平的刷新信号ref。

在时间点t2，命令处理电路100的刷新控制电路144可以产生计数信号cnt，计数信号cnt在从刷新信号ref输入至刷新控制电路144时的时间点t1开始的预定时间段之后被使能为具有逻辑高电平。

在时间点t3，延迟设置电路120可以延迟刷新信号ref以产生刷新预充电信号pcg_ref。从时间点t2至时间点t3的时间可以对应于第一延迟电路124至第三延迟电路126的延迟时间的总和。即，从时间点t2至时间点t3的时间可以对应于ras至cas延迟时间(trcd)、cas至cas延迟时间(tccd)和写入恢复时间(twr)的总和。

在时间点t4，控制电路140的计数器145可以响应于在时间点t2产生的计数信号cnt来对第一行地址至第m行地址radd<1:m>进行计数。控制电路140的计数器145可以在时间点t4之后对第一行地址至第m行地址radd<1:m>的全部比特位进行计数。此时，校正地址发生电路146可以对第一校正地址至第k校正地址ecc_add<1:k>的全部比特位进行计数。

在时间点t5，控制信号发生电路150可以产生控制信号esctr，控制信号esctr通过对第一校正地址至第k校正地址ecc_add<1:k>的全部比特位进行计数而被使能为具有逻辑低电平。

在时间点t6，第一半导体器件3可以输出第一命令/地址信号至第n命令/地址信号ca<1:n>以启动刷新操作。

命令处理电路100的命令解码器110可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码以产生具有逻辑高电平的刷新信号ref。这里，通过第一命令/地址信号至第n命令/地址信号ca<1:n>而产生的刷新信号ref表示用于执行第一刷新操作的信号。

在时间点t7，命令处理电路100的刷新控制电路144可以产生被使能为具有逻辑高电平的计数信号cnt。即，刷新控制电路144可以产生计数信号cnt，计数信号cnt在刷新信号ref输入至刷新控制电路144时的时间点t6开始的预定时间段之后具有逻辑高电平。

在时间点t8，延迟设置电路120可以对在时间点t6产生的刷新信号ref进行延迟，以产生刷新预充电信号pcg_ref。从时间点t6至时间点t8的时间可以对应于第一延迟电路124至第三延迟电路126的延迟时间的总和。即，从时间点t6至时间点t8的时间可以被设置为ras至cas延迟时间(trcd)、cas至cas延迟时间(tccd)和写入恢复时间(twr)的总和。

在时间点t9，刷新控制电路144可以产生内部刷新信号iref，内部刷新信号iref响应于具有逻辑低电平的控制信号esctr而被使能为具有逻辑高电平。即，内部刷新信号iref可以在从刷新信号ref输入时的时间点t6开始的预定时间段之后被产生为具有逻辑高电平。

在时间点t10，命令处理电路100的命令解码器110可以响应于内部刷新信号iref而再次产生具有逻辑高电平的刷新信号ref。通过内部刷新信号iref而产生的刷新信号ref表示用于执行第二刷新操作的信号。

响应于控制信号esctr和刷新信号ref，错误信息储存电路500可以输出包括关于具有错误数据的存储单元的位置信息的第一目标地址至第m目标地址tg_add<1:m>。

行地址发生电路310可以响应于控制信号esctr而输出第一目标地址至第m目标地址tg_add<1:m>作为第一行地址至第m行地址radd<1:m>。

行控制电路440可以响应于存储体选择信号bs而根据第一行地址至第m行地址radd<1:m>来激活连接至失效存储单元(未示出)的字线(未示出)。

列控制电路450可以响应于存储体选择信号bs来根据第一列地址至第k列地址cadd<1:k>选择连接至选中的字线(未示出)的存储单元(未示出)，以及可以从选中的存储单元(未示出)中储存的数据提取错误信息。列控制电路450可以使用提取的错误信息来校正数据的错误以将经校正的数据储存在多个存储单元(未示出)中，以及可以将错误信息储存在奇偶校验单元(未示出)中。列控制电路450可以经由第一全局线至第j全局线gio<1:j>来输出多个存储单元中储存的数据。

数据锁存电路600可以锁存第一全局线至第j全局线gio<1:j>上的数据以将锁存的数据输出给第一i/o线至第ji/o线io<1:j>。

i/o电路700可以输出第一i/o线至第ji/o线io<1:j>上的数据作为第一外部数据至第j外部数据dq<1:j>。

如上所述，根据实施例的半导体系统可以在刷新操作中校正具有短的保持时间的失效存储单元中储存的数据的错误以防止数据错误。

图11是图示根据本公开的实施例的半导体系统的配置的框图。

参见图11，根据本公开的实施例的半导体系统可以包括第一半导体器件5和第二半导体器件6。第二半导体器件6可以包括命令处理电路61、存储体选择信号发生电路62、地址发生电路63、存储区64、修复控制电路65、数据锁存电路66和i/o电路67。

第一半导体器件5可以输出第一命令/地址信号至第n命令/地址信号ca<1:n>，以及可以接收或输出第一外部数据至第j外部数据dq<1:j>。

命令处理电路61可以对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码，以产生激活信号act、写入信号wt、读取信号rd、预充电信号pcg和刷新信号ref。命令处理电路61也可以响应于刷新信号ref而产生顺序地计数的第一刷新地址至第m刷新地址ref_add<1:m>和第一校正地址至第k校正地址ecc_add<1:k>。命令处理电路61可以与图1中所示的命令处理电路10具有相同的配置以执行相同的操作。因此，在下文中将省略对命令处理电路61的描述。

存储体选择信号发生电路62可以产生响应于激活信号act、预充电信号pcg和刷新信号ref而被使能的存储体选择信号bs。虽然为了描述方便而将存储体选择信号bs图示为一个信号，但是存储体选择信号bs可以由多个信号来配置以选择存储区64中包括的多个存储体中的任意一个。存储体选择信号发生电路62可以与图1中所示的存储体选择信号发生电路20和图6中所示的存储体选择信号发生电路200具有相同的配置。

地址发生电路63可以在写入操作或读取操作中对第一命令/地址信号至第n命令/地址信号ca<1:n>进行解码，以产生第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>。在刷新操作中，地址发生电路63可以输出第一刷新地址至第m刷新地址ref_add<1:m>作为第一行地址至第m行地址radd<1:m>，以及可以输出第一校正地址至第k校正地址ecc_add<1:k>作为第一列地址至第k列地址cadd<1:k>。地址发生电路63可以与图1中所示的地址发生电路30具有相同的配置以执行相同的操作。因此，在下文中将省略对地址发生电路63的描述以避免重复说明。

存储区64可以包括存储体641、第一熔丝电路642、第一修复电路643、第二熔丝电路644和第二修复电路645。

存储体641可以在刷新操作期间的读取操作中产生错误脉冲信号ep，如果根据第一行地址至第m行地址radd<1:m>和第一列地址至第k列地址cadd<1:k>而选中的存储单元(未示出)中储存的数据具有错误，则错误脉冲信号ep被使能，存储体641也可以在刷新操作期间的写入操作中校正数据的错误，以将经校正的数据储存在选中的存储单元中以及将错误信息储存在奇偶校验单元中。这里，存储体641可以被配置为包括参照图1所描述的行控制电路41、列地址电路42和单元阵列43。

如果第一行地址至第m行地址radd<1:m>具有选择存在错误的存储单元(未示出)的组合，则第一熔丝电路642可以响应于行修复信号rpx而输出第一行熔丝信号至第x行熔丝信号rf<1:x>。这里，第一行熔丝信号至第x行熔丝信号rf<1:x>可以被设置为用于取代第一行地址至第m行地址radd<1:m>的地址。第一熔丝电路642可以使用包括多个熔丝单元的熔丝阵列来实现。

第一修复电路643可以包括多个修复单元(未示出)，所述多个修复单元连接至响应于存储体选择信号bs而根据第一行熔丝信号至第x行熔丝信号rf<1:x>来选择的冗余字线。

如果第一列地址至第k列地址cadd<1:k>具有选择存在错误的存储单元(未示出)的组合，则第二熔丝电路644可以响应于列修复信号rpy而输出第一列熔丝信号至第y列熔丝信号cf<1:y>。这里，第一列熔丝信号至第y列熔丝信号cf<1:y>可以被设置为用于取代第一列地址至第k列地址cadd<1:k>的地址。第二熔丝电路644可以使用包括多个熔丝单元的熔丝阵列来实现。

第二修复电路645可以包括多个修复单元(未示出)，所述多个修复单元连接至响应于存储体选择信号bs而根据第一列熔丝信号至第y列熔丝信号cf<1:y>来选择的冗余位线。

修复控制电路65可以产生响应于错误脉冲信号ep而被使能的行修复信号rpx和列修复信号rpy。

数据锁存电路66可以锁存第一全局线至第j全局线gio<1:j>上的数据，以将锁存的数据输出给第一i/o线至第ji/o线io<1:j>。数据锁存电路66可以锁存第一i/o线至第ji/o线io<1:j>上的数据，以将锁存的数据输出给第一全局线至第j全局线gio<1:j>。数据锁存电路66可以与图1中所示的数据锁存电路50具有相同的配置。

i/o电路67可以输出第一i/o线至第ji/o线io<1:j>上的数据作为第一外部数据至第j外部数据dq<1:j>。i/o电路67可以将从第一半导体器件5产生的第一外部数据至第j外部数据dq<1:j>输出给第一i/o线至第ji/o线io<1:j>。i/o电路67可以与图1中所示的i/o电路60具有相同的配置。

一种半导体系统包括第一半导体器件和第二半导体器件，第一半导体器件被配置为输出命令/地址信号，第二半导体器件被配置为根据命令/地址信号的组合来在刷新操作期间的读取操作中输出数据，被配置为从数据提取错误信息，被配置为在刷新操作期间的写入操作中将错误信息储存在第二半导体器件中，以及被配置为根据错误信息而用其他地址来取代用于选择具有错误的数据的行地址和列地址。

其中，错误信息是具有比正常存储单元的保持时间短的保持时间的失效存储单元的位置信息。

其中，写入操作是恢复经校正的数据的操作，所述经校正的数据通过校正读取操作中输出的数据的错误来获得。

其中，第二半导体器件包括：命令处理电路，被配置为对命令/地址信号进行解码以产生激活信号、写入信号、读取信号、预充电信号和刷新信号，以及被配置为基于刷新信号来产生顺序地计数的刷新地址和校正地址；地址发生电路，被配置为在读取操作或写入操作中对命令/地址信号进行解码以产生行地址和列地址，以及被配置为在刷新操作中从刷新地址和校正地址产生行地址和列地址；存储区，被配置为在刷新操作的读取操作中产生错误脉冲信号，如果根据行地址和列地址的组合而选中的存储单元中储存的数据具有错误，则错误脉冲信号被使能，以及存储区被配置为在刷新操作的写入操作中校正数据的错误以将经校正的数据和错误信息储存在其中；以及修复控制电路，被配置为基于错误脉冲信号来产生行修复信号和列修复信号。

其中，存储区基于行修复信号和列修复信号而使用错误信息来用其他地址取代行地址和列地址。

其中，预充电信号在从刷新信号被使能时的时间点开始的预定时间段之后被使能。

其中，命令处理电路包括：命令解码器，被配置为对命令/地址信号进行解码以产生激活信号、刷新信号、内部预充电信号、内部写入信号和内部读取信号；延迟设置电路，被配置为延迟刷新信号以产生顺序地使能的刷新读取信号、刷新写入信号和刷新预充电信号；逻辑电路，被配置为如果内部预充电信号或刷新预充电信号被使能则产生预充电信号，被配置为如果内部写入信号或刷新写入信号被使能则产生写入信号，以及被配置为如果内部读取信号或刷新读取信号被使能则产生读取信号；以及控制电路，被配置为基于刷新信号来产生顺序地计数的刷新地址和校正地址。

其中，延迟设置电路包括：第一延迟电路，被配置为将刷新信号延迟第一延迟时间以基于刷新信号来产生刷新读取信号；第二延迟电路，被配置为将刷新读取信号延迟第二延迟时间以基于刷新信号来产生刷新写入信号；以及第三延迟电路，被配置为将刷新写入信号延迟第三延迟时间以基于刷新信号来产生刷新预充电信号。

其中，控制电路包括：计数信号发生电路，被配置为产生计数信号，计数信号在从刷新信号被使能时的时间点开始的预定时间段之后被使能；计数器，被配置为基于计数信号来产生计数的刷新地址，以及被配置为产生计数控制信号，如果刷新地址的全部比特位被计数，则计数控制信号被使能；以及校正地址发生电路，被配置为基于计数控制信号来产生计数的校正地址。

其中，校正地址发生电路被配置为基于计数控制信号来产生顺序地计数的校正地址。

其中，地址发生电路包括：行地址发生电路，被配置为基于写入信号和读取信号，对命令/地址信号进行解码以产生行地址或者输出刷新地址作为行地址；以及列地址发生电路，被配置为基于写入信号和读取信号，对命令/地址信号进行解码以产生列地址或者输出校正地址作为列地址。

其中，存储区包括：存储体，被配置为在读取操作中提取在根据行地址和列地址的组合而选中的存储单元中储存的数据的错误信息，被配置为校正数据的错误以将经校正的数据储存在存储体中，以及被配置为将错误信息储存在奇偶校验单元中；第一熔丝电路，被配置为如果行地址具有选择存在错误的存储单元的组合，则基于行修复信号来输出行修复信号；第一修复电路，被配置为包括多个修复字线，所述多个修复字线中的每个修复字线基于存储体选择信号而根据行修复信号来选择；第二熔丝电路，被配置为如果列地址具有选择存在错误的存储单元的组合，则基于列修复信号来输出列修复信号；以及第二修复电路，被配置为包括多个修复位线，所述多个修复位线中的每个基于存储体选择信号而根据列修复信号来选择。

其中，第一熔丝电路和第二熔丝电路中的每个包括多个熔丝单元。

如上所述，根据本公开的实施例的半导体系统可以在刷新操作期间校正在具有短的保持时间的存储单元中储存的数据的错误，以防止数据错误。此外，根据本公开的实施例的半导体系统可以在刷新操作期间用修复单元来取代具有小的保持时间的失效存储单元。

参照图1至图11而描述的第二半导体器件或半导体系统可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图12中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。

根据从存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并输出给存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件2、图6中所示的第二半导体器件4或图11中所示的第二半导体器件6。数据储存电路1001可以包括即使其电源被中断时仍能保持其储存的数据的非易失性存储器。非易失性存储器可以为快闪存储器(诸如nor型快闪存储器或nand型快闪存储器)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。

存储器控制器1002可以经由i/o接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令进行解码以控制将数据输入至数据储存电路1001或缓冲存储器1003中的操作或者将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。存储器控制器1002可以包括图1中所示的第一半导体器件1、图6中所示的第一半导体器件3或图11中所示的第一半导体器件5。虽然图12用单个模块图示了存储器控制器1002，但是存储器控制器1002可以包括一个用于控制由非易失性存储器组成的数据储存电路1001的控制器以及另一个用于控制由易失性存储器组成的缓冲存储器1003的控制器。

缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出的数据或要输入至数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并输出给存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)的易失性存储器。

i/o接口1004可以将存储器控制器1002物理地且电气地连接至外部设备(即，主机)。因此，存储器控制器1002可以经由i/o接口1004来接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由i/o接口1004而将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由i/o接口1004来与主机通信。i/o接口1004可以包括各种接口协议(诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连-快速(pci-e)、串行连接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小器件接口(esdi)和集成驱动电路(ide))中的任意一种。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑式闪存(cf)卡等。