1.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个基准元件，所述基准元件包括：
电阻基准元件，具有第一端子和第二端子，所述第一端子与位线电通信，其中所述电阻基准元件有电阻，所述电阻被选择成落入所述第一电阻值和所述第二电阻值之间；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述电阻基准元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每个响应于电耦合到阻变元件的至少一根位线和电耦合到电阻基准元件的至少一根位线；
其中所述多个感测放大器的一个能够将电耦合到已经被字线选择的阻变元件的位线上的放电速率和电耦合到被字线选择的电阻基准元件的位线上的放电速率进行比较；并且
其中所述比较用于读取选择的存储器单元的信息状态。
2.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述存储器单元排布成多个行和列，并且其中每行以折叠位线结构使用两根位线来排布，其中在一行的每个存储单元电耦合到所述两根位线之一。
3.如权利要求2所述的阻变元件存储器阵列，其特征在于，每行包括两个基准元件，其中第一基准元件耦合到所述两根位线之一，并且第二元件电耦合到所述两根位线的另一根。
4.如权利要求3所述的阻变元件存储器阵列，其特征在于，每行包括感测放大器，所述感测放大器响应于在其行中的两根位线。
5.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述阻变元件从由以下各项构成的组中选择：双端子纳米管切换元件、金属氧化物存储器元件、和相变存储器元件。
6.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述感测放大器通过隔离电路耦合到至少一根所述位线。
7.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述感测放大器能够通过耦合到片上数据总线的双向数据总线控制电路将多根位线的信息状态传送到所述存储器阵列中的片上数据总线。
8.如权利要求7所述的阻变元件存储器阵列，其特征在于，多根位线的信息状态，以与系统级时钟同步的电脉冲，传送到所述片上数据总线。
9.如权利要求8所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲，从外部数据总线，以不高于所述外部数据总线一半的数据速率，被提供到所述片上数据总线。
10.如权利要求9所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与在外部数据总线中的数据线的数目相比，有至少两倍的数据总线线的数目。
11.如权利要求8所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换。
12.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述阻变元件存储器阵列与双倍数据速率(DDR)存储器架构兼容。
13.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每一个耦合到至少一根位线，并且响应于通过双向数据总线控制电路电耦合到片上数据总线的至少一根数据线；
其中所述多个感测放大器之一可以用于将电压施加到位线，所述位线通过单元选择设备电耦合到阻变元件，所述单元选择设备已经被字线所选择；和
其中所述施加的电压用于编程选择的存储器单元的信息状态。
14.如权利要求13所述的阻变元件存储器阵列，其特征在于，所述感测放大器耦合到足够高的电压和电流容量的电压源来给阻变元件编程。
15.如权利要求13所述的阻变元件存储器阵列，其特征在于，所述感测放大器能够将所述片上数据总线所提供的数据值传输到所述阵列内的那些阻变元件，所述那些阻变元件已经被选择为用于所述数据值的非易失性存储。
16.如权利要求15所述的阻变元件存储器阵列，其特征在于，所述数据值从外部数据总线以同步于系统级时钟的电脉冲提供到所述片上数据总线。
17.如权利要求16所述的阻变元件存储器阵列，其特征在于，所述电脉冲，从外部数据总线，以不高于外部数据总线一半的数据速率，提供到所述片上数据总线。
18.如权利要求17所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与外部数据总线相比，有至少两倍的数据总线线的数目。
19.如权利要求16所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换，其中所述预先选择的逻辑电压足以将所述阵列中的阻变元件编程。
20.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每一个通过双向数据总线控制电路电耦合到片上数据总线，并且耦合到电压移位元件中的至少一个输入；
所述电压移位元件包括至少一个输入端子和至少一个输出端子；
互联电路，所述互联电路能够选择地提供在所述电压移位元件的至少一个输出端子和至少一个位线之间的导电路径；
其中所述电压移位元件能够响应于提供到所述电压移位元件的至少一个输入端子的逻辑水平电压将编程电压提供到所述电压移位元件的至少一个输出端子；
其中在所述存储器阵列中的所述多个存储器单元的至少一个是通过激活与所述多个存储器单元中的至少一个相关的字线和选择线被选择；并且
其中，所述选择的存储器单元被编程，所述编程通过将期望的逻辑水平电压提供到所述电压移位元件的所述输入端子，并且将提供所述编程电压的所述电压移位电路的所述输出端子电耦合到与所选择的存储器单元相关的所述位线，所述位线由所述选择设备通过所述互联电路电耦合到所述阻变元件。
21.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述阻变元件从由以下各项构成的组中选择：双端子纳米管切换元件、金属氧化物存储器元件、和相变存储器元件。
22.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述感测放大器以预先选择的逻辑电压水平操作。
23.如权利要求20所述的阻变元件存储器阵列，其特征在于，响应于驱动到所述片上数据总线的信息状态，所述感测放大器将数据值提供到所述电压移位元件，并且响应于所述数据值，所述电压移位元件将编程电压提供到电耦合到所选择的阻变元件的那些位线。
24.如权利要求23所述的阻变元件存储器阵列，其特征在于，所述数据值由外部数据总线以同步于系统级时钟的电脉冲提供到所述片上数据总线。
25.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲，从外部数据总线，以不高于所述外部数据总线一半的数据速率，提供到所述片上数据总线。
26.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与外部数据总线相比，有至少两倍的数据总线线的数目。
27.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换，其中所述预先选择的逻辑电压足以将所述阵列中的阻变元件编程。
28.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述阻变元件存储器阵列与双倍数据速率(DDR)存储器架构兼容。