一种提升闪存存储器数据保持力的方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种提升闪存存储器数据保持力的方法。

背景技术：

NOR型闪存存储器单元是浮栅(floating gate，简称FG)结构的MOS型晶体管，工作原理是通过对FG注入或者释放电荷改变存储单元的阈值电压来达到存储或释放数据的目的。擦除(floating gate)的过程是在控制栅(control gate)与阱(Well)上施加反向电压，通过隧道效应将电荷拉出FG，编程(Program)“0”则是通过控制栅与位线(Bite Line，BL)上施加电压通过沟道(CHE)效应将电荷注入FG。

目前，NOR型闪存存储器存储单元本身的数据保持力会受到以下几个方面的影响：第一方面，随着P/E(program/erase，编程/擦除)循环(cycle)增加会导致遂穿氧化层陷阱(tunnel OX trap)电荷的产生，这些电荷影响到单元(cell)的阈值电压并存在不稳定的情况，当出现陷阱电荷(de-trap)时会导致阈值电压漂移；第二方面，随着时间增加，FG中的电荷会通过遂穿氧化层(tunnel OX)，ONO，栅极侧墙(poly sidewall)等通路产生泄露(leak)，导致阈值电压发生偏移最终使得“0”单元反转。第三方面，遂穿氧化层在电压和电场的作用下会导致TDDB(与时间相关的电介质击穿)或者电介质老化，从而导致单元(Bit)发生错误。

除存储单元本身的数据保持力外，Flash作为存储整列在使用过程中其存储单元还不断受外界条件的影响，如字线干扰(WL disturb)，位线干扰(BL disturb)，阱干扰(Well disturb)等，由于对目标Cell进行读写操作时对相邻Cell产生了影响，改变了临近Cell的阈值电压或电场，从而导致相邻Cell数据出现错误。

FLASH中存储单元随着时间增加，由于以上不同原因造成的0存储单元浮栅中电荷减少，其阈值电压随之逐步降低。对于NOR型闪存存储器，极少采用ECC等校验方法，使得产品的可靠性降低；如图1所示(其中，纵坐标表示bits数值，横坐标表示阈值电压)，1为阈值电压低于正常读取电压的1单元，3为阈值电压大于正常读取电压的0单元，2为正常读取电压，一旦0bit阈值电压低于正常读取电压2时，该bit的0就会错误的读为1，A处为阈值电压小于正常读取电压的0单元。

因此，如何找到一种有效的方法来加强控管存储阵列中0的存储单元，以确保用户数据的完整性，成为本领域技术人员致力于研究的方向。

技术实现要素：

针对上述存在的问题，本发明公开一种提升闪存存储器数据保持力的方法，包括如下步骤：

在所述闪存存储器进入待机(standby)模式后，采用正常读取电压读取所述闪存存储器中的数据；

判断所述闪存存储器中是否存在0单元，若否，则随后退出；

采用预设电压读取所述闪存存储器中的数据，其中，所述预设电压大于所述正常读取电压；

判断所述闪存存储器中是否存在阈值电压小于所述预设电压的0单元，若否，则随后退出；

对所述阈值电压小于所述预设电压的0单元进行编程，以使所述0单元的阈值电压大于所述预设电压。

上述的提升闪存存储器数据保持力的方法，其中，所述0单元为所述闪存存储器中阈值电压大于所述读取电压的存储单元。

上述的提升闪存存储器数据保持力的方法，其中，所述预设电压小于编程验证电压。

上述的提升闪存存储器数据保持力的方法，其中，所述编程验证电压的取值范围为7～9v。

上述的提升闪存存储器数据保持力的方法，其中，所述正常读取电压的取值范围为5～6v。

上述的提升闪存存储器数据保持力的方法，其中，所述预设电压的取值范围为6～7v。

上述的提升闪存存储器数据保持力的方法，其中，所述闪存存储器为NOR型闪存存储器。

上述的提升闪存存储器数据保持力的方法，其中，所述NOR型闪存存储器包括：

衬底；

隧穿氧化层，设置于所述衬底之上；

浮栅，设置于所述隧穿氧化层之上；

阻挡层，设置于所述浮栅之上。

上述的提升闪存存储器数据保持力的方法，其中，所述阻挡层为ONO阻挡层。

上述的提升闪存存储器数据保持力的方法，其中，所述NOR型闪存存储器还包括设置于所述浮栅侧壁的侧墙。

上述发明具有如下优点或者有益效果：

本发明公开了一种提升闪存存储器数据保持力的方法，通过在闪存存储器进入待机状态后增加一次提高电压的读操作及相应的编程操作，使阈值电压偏低的0单元的阈值电压保持在预设电压之上，以保证阈值电压偏低的0单元的阈值电压及时得到提升，有效防止0单元由于电荷丢失而导致的反转，从而有效提升了闪存存储器的数据保持能力，延长产品的使用寿命；并且这个增加的读操作及相应编程操作是在芯片进入待机模式后自动完成，不会影响用户使用时间。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本发明背景技术中存储单元的阈值电压分布示意图；

图2是本发明实施例中提升NOR型闪存存储器数据保持力的方法流程图；

图3是本发明实施例中提升NOR型闪存存储器数据保持力的方法具体实现流程图；

图4是本发明实施例中存储单元的阈值电压分布示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

如图2所示，本实施例涉及一种提升闪存存储器数据保持力的方法，优选的，该闪存存储器为NOR型闪存存储器；具体的，该方法包括如下步骤：

步骤S1，在闪存存储器进入待机模式后，采用正常读取电压读取闪存存储器中的数据。

在本发明一个优选的实施例中，正常读取电压的取值范围为5～6v(例如5v、5.3v、5.5v或6v等)，当然，对于不同的闪存存储器，其正常读取电压是不同的，因此，该正常读取电压可由本领域技术人员根据具体情况设定。

步骤S2，判断闪存存储器中是否存在0单元，若闪存存储器中不存在0单元，则随后退出，若闪存存储器中存在0单元，则进行步骤S3。

在本发明一个优选的实施例中，上述0单元为闪存存储器中阈值电压大于正常读取电压的存储单元。

步骤S3，采用预设电压读取闪存存储器中的数据，其中，预设电压大于正常读取电压。

在本发明一个优选的实施例中，上述预设电压小于编程验证(program verify)电压。

本发明一个优选的实施例中，上述预设电压的取值范围为6～7v(例如6v、6.3v、6.5v或7v)等，具体可由本领域技术人员根据正常读取电压和编程验证电压等进行设定。

在本发明一个优选的实施例中，上述编程验证电压的取值范围为7～9v(7v、7.3v、8v或9v)等。

步骤S4，判断闪存存储器中是否存在阈值电压小于预设电压的0单元，若闪存存储器中不存在阈值电压小于预设电压的0单元，则随后退出；若闪存存储器中存在阈值电压小于预设电压的0单元，则进行步骤S5。

步骤S5，对阈值电压小于预设电压的0单元进行编程(一般为软编程操作)，以使该0单元的阈值电压大于预设电压。

在本发明一个优选的实施例中，上述NOR型闪存存储器包括：

衬底；

隧穿氧化层，设置于衬底之上；

浮栅，设置于隧穿氧化层之上；

阻挡层，设置于浮栅之上。

在本发明一个优选的实施例中，上述阻挡层为ONO阻挡层。

在本发明一个优选的实施例中，上述NOR型闪存存储器还包括设置于浮栅侧壁的侧墙。

下面结合提升闪存存储器数据保持力的方法具体实现流程图对本发明进行进一步的阐述：

如图3所示，首先使得闪存存储器进入待机状态；其次采用正常读取电压读取闪存存储器中存储阵列中的数据；然后判断闪存存储器中是否存在0单元(即阈值电压大于正常读取电压的存储单元)，若闪存存储器中不存在0单元，则结束读操作，若闪存存储器中存在0单元，则采用大于正常读取电压且小于编程验证电压的预定电压读取闪存存储器中存储阵列中的数据，之后继续判断闪存存储器中是否存在阈值电压小于预定电压的0单元，若闪存存储器中不存在阈值电压小于预定电压的0单元，则结束读操作；若闪存存储器中存在小于预定电压的0单元，则对该小于预定电压的0单元进行编程操作，以使其阈值电压大于预设电压；如图4所示，其中横坐标表示阈值电压，纵坐标表示bits数值，11表示阈值电压大于正常读取电压的1单元，12表示正常读取电压，13表示预设电压，14表示0单元，B表示阈值电压小于预设电压的0单元。

综上，本发明公开的提升闪存存储器数据保持力的方法，通过设置一预设电压对闪存存储器进行读操作，该预设电压高于正常读取电压且低于编程验证压，并对阈值电压较低的0单元进行软编程操作，使其阈值电压保持在预设电压之上，从而有效防止0单元由于电荷丢失而导致的反转，进而有效提升了NOR型闪存存储器的数据保持能力，延长产品使用寿命。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。