存储电路和数据处理系统的制作方法
本公开涉及存储电路和数据处理系统。
背景技术：
一些数据处理系统可以被设计或要求为在不同的电源电压下操作。
在存储电路的情况下，许多存储元件的设计取决于检测读取信号并区分读取信号是指示存储逻辑1还是存储逻辑0。随着电源电压降低，在没有用于减轻这些问题的技术的情况下，存储电路的操作可能变得不太可靠。存储读取操作和存储写入操作中的任一个或两者中都可能发生故障或不正确的操作。
旨在提供电压可缩放存储电路的更可靠操作的一种方法是通过并入附加的晶体管来修改存储元件或基本位单元架构(比如，所谓的6t(6晶体管)静态随机存取存储器(sram)单元的设计。例如，这些额外的晶体管可以服务如下的目的：如在8t架构中避免读取访问和写入访问之间的竞争，或者提供改进的交叉点选择，以便如在10t架构中在未选择写入访问期间避免所谓的读取干扰。
6t单元是已建立的架构，制造技术并且已经被开发以允许6t单元阵列的高效布局和制造，以及一旦阵列被制造好，允许阵列的高效操作和电源消耗。术语“铸造优化”有时用于指代这种6t单元。本领域中的这个通俗术语并不暗示这种6t布局是完美的，而是指已经建立的6t设计与一些其它位单元设计相比而言的相对复杂级别。然而，与使用更多晶体管的其它单元设计相比，6t单元具有较低的电压可缩放操作能力。话虽如此，上述每个修改都需要定制的非铸造优化的位单元，其可能潜在地增加面积和/或功耗开销，并且可能需要在它们的布局方面的更多工作。
技术实现要素：
在示例布置中，提供了一种存储电路，包括：
访问电路，用于通过针对数据存储元件的访问信号来访问由该数据存储元件存储的数据位，所述数据存储元件被使能以供访问；以及
控制电路，用于使能各数据存储元件组以供访问，所述组具有组大小，所述组大小为1或更大，针对一组中的数据存储元件的访问信号被组合以提供对于该数据存储元件组公共的组合访问信号；
所述控制电路配置为选择性地在至少第一模式和第二模式中操作，所述第一模式中的组大小不同于所述第二模式中的组大小。
在另一示例布置中，提供了一种存储电路，包括：
数据存储元件阵列；
访问装置，用于通过针对数据存储元件的访问信号来访问由该数据存储元件存储的数据位，所述数据存储元件被使能以供访问；以及
控制装置，用于使能各数据存储元件组以供访问，所述组具有组大小，所述组大小为1或更大，针对一组中的数据存储元件的访问信号被组合以提供对于该数据存储元件组公共的组合访问信号；
所述控制装置可操作来选择性地在至少第一模式和第二模式中操作，所述第一模式中的组大小与所述第二模式中的组大小不同。
在另一示例布置中，提供了一种方法，包括：
使能各数据存储元件阵列的数据存储元件组以供访问，所述组具有组大小，所述组大小是1或更大；
将针对一组中的数据存储元件的访问信号组合以提供组合访问信号；
通过用于所述组的数据存储元件的公共访问信号来访问数据存储元件组；以及
在至少第一模式和第二模式中选择性地执行使能步骤、组合步骤和读取步骤，所述第一模式中的组大小与所述第二模式中的组大小不同。
本技术的其它各个方面和特征由所附权利要求限定。
附图说明
将仅通过示例的方式，参照附图中所示的本技术的实施例来进一步描述本技术，在附图中：
图1示意性地示出了存储电路；
图2示意性地示出了数据存储元件阵列；
图3和图4示意性地示出了在第一模式和第二模式中的操作；
图5示意性地示出了数据处理系统；
图6是将组大小与电源电压相关的示意图；
图7是示出与电源电压的变化相关的操作的示意性流程图；
图8和图9示意性地示出了存储电路；
图10和图11示意性地示出了用以应用模式信号的电路；
图12示意性地示出了两种不同模式中的存储映射；
图13和图14是示出用于处理组大小的变化的相应技术的示意性流程图；
图15示意性地示出了高速缓存无效操作；
图16示意性地示出了用于读取一组多于两个的存储元件的电路；
图17示意性地示出了检测电路；
图18是读取电压相对于时间的示意图；
图19示意性地示出了多个检测时刻；
图20是示出差异检测技术的示意性流程图；
图21示意性地示出了单端型存储单元；
图22示意性地示出了数据存储元件阵列；
图23是示出方法的示意性流程图；以及
图24示意性地示出了存储电路。
具体实施方式
在参考附图讨论实施例之前，提供了实施例的以下描述。
示例实施例提供一种存储电路，包括：
数据存储元件阵列；
访问电路，用于通过针对数据存储元件的访问信号来访问由该数据存储元件存储的数据位，所述数据存储元件被使能以供访问；以及
控制电路，用于各使能数据存储元件组以供访问，所述组具有组大小，所述组大小为1或更大，针对一组中的数据存储元件的访问信号被组合以提供对于该数据存储元件组公共的组合访问信号；
所述控制电路配置为选择性地在至少第一模式和第二模式中操作，所述第一模式中的组大小不同于所述第二模式中的组大小。
本公开提供了一种技术，其用于根据具有不同组大小的至少两种操作模式(例如，第二模式中的组大小可以比第一种模式中的组大小更大)来在一个或多个元件的各组中操作存储元件的阵列。组中的存储元件一起被使能以用于读取访问和/或写入访问，并且在示例中，从组中的数据存储元件中读取信号，或者将信号写入组中的数据存储元件中，或者将两者组合以供读取电路检测。增加组大小可以在较低电源电压下提供更可靠的操作。
以这种方式，例如，在具有较小的组大小(例如，组大小为1)的情况下，存储电路可以提供更高容量以供在较高电源电压下使用。在较低的电源电压下，可以使用不同模式和不同组大小，从而提供较低的存储容量，但在较低电源电压下允许更可靠的操作。
在示例中，可以在仍然使用如上所述的标准6t单元设计的同时实现这种布置。不需要修改单个的单元设计，而是如在一个操作模式(一个组大小)和另一个操作模式(另一个组大小)之间改变访问单元的方式。根据这种布置的存储电路的开发和物理布局可以比使用不同的位单元的情况更简单，这是因为在一些示例中，对电路的修改可以在不作为存储元件本身的一部分的其它区域(例如，解码)中。
可以使用各种组大小。例如，组大小可以是对多个组公共的(或者实际上是在特定时间处发生的对存储电路的所有访问)。可以使用不同数量的模式(例如，多于两种模式)。例如，第二模式中的组大小可以大于第一模式中的组大小。在示例中，第一模式中的组大小是1(其可以提供每存储元件1位的最大容量)，并且第二模式中的组大小大于1。例如，第二模式中的组大小可以是2、4或另一个值。
在使用大于1的组大小的情况下，可以适当地安排将相同的数据位值写入组中的每个存储元件，以便当随后读取该组中的存储元件时提供一致性。在示例中，这可以通过包括写入电路和控制电路的访问电路来实现，所述写入电路配置为通过向数据存储元件提供写入信号来将数据位写入该数据存储元件；所述控制电路配置为关于将数据位写入给定数据存储元件的写入操作，控制将该数据位写入包含给定数据存储元件的组中的所有数据存储元件。
可以以各种方式实现存储元件的分组。一种示例技术使用地址解码操作中的变型来实现分组。在示例中，存储电路包括用于将数据存储元件映射到存储地址的地址解码电路，地址解码电路和控制电路在具有大于1的组大小的操作模式中协作以将每组数据存储元件映射到同一存储地址。
实现电源电压和模式或组大小之间的连接并不是必需的。然而，如果这样的关联就位，例如根据其中控制电路配置为根据被提供给电路的电源电压在第一模式或第二模式中操作的电路，这可以是有用的。例如，控制电路可以配置为：响应于较低的电源电压在第二模式中操作，并且响应于较高的电源电压在第一模式中操作。
这些技术有效地适用于存储读取操作，在这种情况下，访问电路可以包括读取电路，所述读取电路配置为通过检测由数据存储元件输出的读取信号来读取由该数据存储元件存储的数据位；对于被使能以供访问的数据存储元件组，可以组合由组中的数据存储元件输出的读取信号，以提供对于该组数据存储元件公共的组合读取信号以供读取电路检测。
从一种模式到另一模式的转变可以通过控制电路来促进，所述控制电路配置为：响应于从第一模式到第二模式的转变的发起，控制由一些数据存储元件存储的数据位的复制，使得对于第二模式中的每组数据存储元件，该组的数据存储元件存储相同的数据位。这种布置可以允许跨模式改变的连续操作，而无需丢失在模式改变之后仍将是有效可寻址的至少那些存储区域中的数据。
在例如适用于高速缓存存储器的另一布置或其中数据存储元件与指示有效数据当前是否由这些数据存储元件存储的信息相关联的类似布置中，控制电路配置为响应于在其中组大小变化的转变的发起，设置相关联的信息以指示有效数据当前没有被数据存储元件存储。以这种方式，响应于模式变化，所存储的数据是无效的，使得不读取和不使用不正确的数据。
在示例中，读取信号是差分信号；并且读取电路包括配置为响应于差分信号检测数据位的读出放大器。
在一些示例(比如，与至少某些类型的静态ram单元相关的示例)中，电路可以包括第一控制线阵列(例如，所谓的字线)和第二控制线阵列(例如，所谓的位线)，所述第一控制线阵列连接到数据存储元件阵列，所述第一控制线阵列的控制线通过所述数据存储元件阵列使能所述数据存储元件的相应子集；所述第二控制线阵列用于将给定的访问电路连接到包括每个子集中的数据存储元件的多个数据存储元件，以便将该给定的访问电路连接到所述多个数据存储元件中的数据存储元件。在这种示例中，控制电路配置为通过断言第一阵列的两个或更多个控制线(比如，字线)来使得数据存储元件组以供访问。以这种方式使能的多个数据存储元件可以如前所述地形成数据存储元件组。
尽管在一些示例中可以仅设想第一模式和第二模式，但在其它示例中，控制电路配置为在均具有不同的相应组大小的三个或更多个模式中操作。
如上所述的存储电路在数据处理系统中可以是有用的，所述数据处理系统包括：这种存储电路；以及电源控制器，配置为向所述电路提供电源电压，并且根据所述电源电压将指示第一模式或第二模式的模式指示提供给控制电路。电源控制器自身可以例如设置电源电压，或者电源控制器可以响应于电源电压(例如，可从外部电源获得的电压)的检测而起作用。
在数据存储元件组(例如，两个或更多个数据存储元件的组)的上下文中，将读取信号提供给公共读取电路的方式允许使用检测电路来检测由数据存储元件组中的数据存储元件存储的数据位之间的差异的实例。差异可以指示组中的一个或多个数据存储元件正在不正确或不完美地操作，从而潜在地应该增加当前操作电压以便提高存储电路的操作的可靠性。因此，在这种情况下，电源控制器可配置为根据由检测电路检测到的差异的实例来控制电路的操作电压。
如果存在这样的差异，则在对由组中的数据存储元件提供的读取信号的贡献之间可能存在冲突，这可能意味着读取信号达到由读取电路所执行的检测的明确状态所花费的时间可能比不存在差异情况下的时间长。因此，在示例中，存储电路的访问电路包括读取电路，并且检测电路配置为检测读取电路读取数据位所花费的时间。在一些示例中，检测电路配置为检测由读取电路生成的数据位的极性在读取操作的发起之后的第一时刻与在读取操作的发起之后的稍后的第二个时刻之间不同。在示例中，还可以在另一时刻处进行检测。
另一示例实施例提供了一种存储电路，包括：
数据存储元件阵列；
访问装置，用于通过针对数据存储元件的访问信号来访问由该数据存储元件存储的数据位，所述数据存储元件被使能以供访问；以及
控制装置，用于使能各数据存储元件组以供访问，所述组具有组大小，所述组大小为1或更大，针对一组中的数据存储元件的访问信号被组合以提供对于该数据存储元件组公共的组合访问信号；
所述控制装置可操作来选择性地在至少第一模式和第二模式中操作，所述第一模式中的组大小与所述第二模式中的组大小不同。
另一示例实施例提供了一种方法，包括：
使能数据存储元件阵列的各数据存储元件组以供访问，所述组具有组大小，所述组大小是1或更大；
将针对一组中的数据存储元件的访问信号组合以提供组合访问信号；
通过用于该组的数据存储元件的公共访问信号来访问数据存储元件组；以及
在至少第一模式和第二模式中选择性地执行使能步骤、组合步骤和读取步骤，第一模式中的组大小与第二模式中的组大小不同。
现在参考附图，图1示意性地示出了存储电路的一部分。具体地，图1示出了两个静态随机存取存储(sram)单元(还称为数据存储元件)10、20。每个单元是六晶体管(6t)单元，所述六晶体管(6t)单元具有一对交叉耦接的反相器12、14(每个都由两个晶体管形成)以及两个另外的晶体管16、18。
字线(wl)控制对由图1中的每个存储单元存储的内容的访问。在附图中，为存储单元10提供字线wl(0)，并且为存储单元20提供字线wl(1)。当相应字线被断言时，该单元的晶体管16、18导通，从而将交叉耦接的反相器12、14连接到位线(bl)。
每个单元分别连接到一对位线bl(0)和
由此，这提供了第一控制线阵列(例如，字线)和第二控制线阵列(例如，位线)的示例，所述第一控制线阵列连接到数据存储元件阵列，所述第一控制线阵列的控制线通过数据存储元件阵列使能数据存储器的相应子集；所述第二控制线阵列用于将给定的访问电路(例如，读取电路和/或写入电路)连接到包括每个子集中的数据存储元件的多个数据存储元件，以便将给定的访问电路连接至多个数据存储元件中的数据存储元件(例如，使得将由多个数据存储元件中的数据存储元件输出的读取信号提供给该读取电路)。这里所指的多个数据存储元件可以形成如下所述的组。
为了写入存储单元，字线被断言，并且两个互补位线中的任一个被断言(根据设计，其实际上可以涉及被驱动为低)，以允许写入逻辑0或逻辑1。在这种布置中，访问电路可以包括写入电路，所述写入电路配置为通过向该数据存储元件提供写入信号来将数据位写入数据存储元件。
为了从单元读取，字线被断言，位线上的电压由在读出放大器使能信号40的控制下操作的读出放大器(sa)30检测。在互补位线的情况下，读出放大器30可以是例如响应于由交叉耦接的反相器12、14保持的主要内容而对趋向于较低电压的位线之一响应的差分放大器。在这些示例中，读取信号是差分信号；并且读取电路包括配置为响应于差分信号检测数据位的读出放大器。
图1的布置仅示出一对存储单元。本领域技术人员应当理解，典型的存储设备可以具有大的这种存储单元的阵列(例如，包括多行数据存储元件和多列数据存储元件)。图2示意性地示出了这样的阵列，在该阵列中，每个存储单元由示意性的块200指示。存储单元被布置成矩形阵列，使得存储单元的行具有共同的字线，并且存储单元的列共享成互补位线的对和相应的读出放大器210。当然，如行和列的表现形式仅仅是为了方便描述，并且不必在制造或使用中与设备的特定布局或取向相关。
在图2的阵列中，当以常规操作模式操作时，经由通过断言特定字线而使能的单行存储单元(或者换句话说，第一阵列中的其它控制线配置为使能数据存储元件的各行)来发起访问操作。然后，可以经由位线访问(从其读取或向其写入)一个或多个存储单元的内容或该行存储单元的内容)(或者换句话说，第二控制线阵列中的控制线与数据存储元件的列相关联)。因此，在这种操作模式中，即使位线在成列的多个存储单元之间被共享，也只有通过字线而使能的存储单元的相关行(通过相关单元的晶体管16、18)被连接到相应位线以供访问。
现在将描述图2所示的阵列的替代操作模式。图3和图4示意性地示出了这种阵列在不同的相应“模式”中的操作。这里，模式与组大小相关联，这将在下面进一步解释。
在组大小大于1的模式中，对存储单元阵列的访问操作涉及使能连接到公共位线的存储单元中的两个或更多个(该数量等于组大小)以供同时访问。例如，在读取操作中，到公共位线的连接意味着由组中的存储单元输出的读取信号被组合以提供对于该数据存储单元组公共的组合读取信号以供读取电路(比如，读出放大器)检测。
可以实现这一点的一种方式是：断言多个字线，使得在如图2所示的存储单元的每列中，同时使能多个存储单元以供访问，并且在示例读取操作中将多个存储单元连接到相应的互补位线。
这种布置例如在较低电压的操作模式中可以是有用的。
对于读取操作、写入操作和保留操作，可以分开考虑sram的最小操作电压。每种类型的操作具有相应的最低操作电压。
保留是指在没有读取操作或写入操作的情况下简单地保留当前保持的数据位。通常，最低保留电压低于读取操作或写入操作所需的最低电压。因此，对低电压操作的约束可能涉及读取操作和写入操作而不是保留。
可以使用所谓的写入辅助技术来提高在低电源或低操作电压下的写入操作的性能。已经提出了若干这样的技术：例如所谓的字线升压、位线升压、位单元电源减小等。一种或多种写入辅助技术的组合可以在低电源电压下提供适当的写入操作性能。为了本描述的目的，假设在正在讨论的存储电路中可以采用一种或多种这样的技术；这些技术未在图中明确示出，因为本描述主要涉及用于在低操作电压或低电源电压下提供可能改进的读取操作的技术。
参考图3，出于该附图的目的，已经简化了存储单元的阵列，使得与图2所示的行类似的每行存储单元由相应横的矩形300表示。每行由相应的字线使能，并且可以包含相应列中的多个存储单元。
在其中组大小为1的所谓“正常”操作模式(第一模式的示例)中，对存储单元阵列的访问涉及使能一个字线和存储单元的一个对应行。通过适用于该列的位线来访问(从其读取或向其写入)该行中的一个或多个存储单元的内容。
与此相反，在图3的右手侧所示的所谓的vdd缩放(vdd-scaled)模式(第二模式的示例)中，存储单元的行被布置成两行的组(例如组310、320、330、340)，使得对一行存储单元的访问实际上涉及使能(该示例中的)两个相邻行以供访问。组中的两行的存储单元的交叉耦接反相器连接到该列的位线并且被一起访问。这提供了以下的示例：所述控制电路配置为通过断言第一阵列的两个或更多个控制线来使能数据存储元件组以供访问。
大于1的模式大小可以通过以下中的任何一个来实现：(i)形成或使能在两列或更多列中但在同一行中的存储单元组；(ii)形成或使能在两行或更多行中但在同一列中的存储单元组；(iii)形成或使能在两列或更多列上且在两行或更多行上的矩形存储单元组；(iv)形成或使能跨越不同行和/或列的存储单元组；或者(v)形成或使能其它存储单元组。
在该示例中，在图3的右手侧的操作被称为vdd缩放模式，这是因为该操作在存储电路的电源电压或操作电压(在本示例中称为vdd)低于图3的左手侧的操作情况的情况中可以是有用的。在图3的vdd缩放模式中，存储电路在“正常”模式中以其容量的一半操作，但是在每对位线上使能两个(在该示例中)存储单元的组的效应是在读取访问期间使来自存储单元的如被提供给公共读出放大器的读取电流可能翻倍。这可能导致合适位线上的电压比在较低vdd值下读取的单个存储单元的情况中的电压被更快速和/或更可靠地驱动为低(以允许读取单元组)。
以这种方式，使用这种技术可以在仍然能够使用如上所述的所谓的“铸造优化”6t存储单元的同时，潜在地提供在低vdd处的相当大的性能改善，和/或允许在比其它情况低的vdd下操作。当然，这些技术并不限于使用6tsram单元，下面将讨论其它选项。但是，这些技术允许在仍然提供潜在的性能改善和/或最低vdd的同时使用6t单元。此外，在vdd可以例如在全电源操作模式和省电操作模式之间变化的系统中，可以布置相同的存储电路以在使用不同的相应组大小的情况中的每一个下操作(较大的组大小适用于较低电压操作)。
在这些示例中，访问电路包括读取电路，所述读取电路配置为通过检测由该数据存储元件输出的读取信号来读取由数据存储元件存储的数据位；并且对于被使能以供访问的数据存储元件组，由该组中的数据存储元件输出的读取信号被组合以提供对于该数据存储元件组公共的组合读取信号以供读取电路检测。
图3表示所谓的vdd缩放操作的组大小为2(并且由此提供了如下这样布置的示例，在所述布置中，第一模式中的组大小是1，第二模式中的组大小大于1，并且类似地提供了第二模式中的组大小大于第一模式中的组大小的示例)。
图4表示组大小为4的类似布置，在该布置中，通过使能四个字线的集合来一起访问组400、410。在一些示例中，控制电路配置为在均具有不同相应组大小的三个或更多个模式中操作。
在图3和图4中，关联在一起以形成各组之一的行线或字线在阵列中相邻。这不是要求，在替代方案中，例如，可以在组大小为n的系统中使能每第n个字线。
这种类型的布置的一个用途是与电源管理电路相关联，使得可以建立更大的组大小以供到存储电路的较低电源电压使用。
图5示意性地示出了提供这种类型的布置的示例的数据处理系统。在图5中，处理元件或中央处理单元(cpu)500与电源管理器设备510和存储电路520一起被提供，存储电路520包括控制电路530和存储单元的存储阵列540。检测器550被可选地提供(并且可以是整个系统的一部分或者是存储电路520的一部分)。检测器的目的将在下面讨论；在以下对基本操作的描述中，不使用检测器。
电源管理器510设置表示存储电路520和cpu500以及系统中可选的其它组件的电源电压的电源电压560。电源管理可以用于各种目的，但是示例是：当cpu上的负载当前是轻的(也就是说几乎不存在需要由cpu500执行的操作的处理任务)时，可以降低cpu电压，以便节省系统的功耗。这对于电池供电的系统来说可能特别恰当。在这种情况下，电源管理器510可以在软件控制下(也就是说响应于由cpu500执行的指令)进行操作。
除了设置电压560之外，电源管理器还向控制电路530提供模式指示570，例如使得控制电路配置为根据被提供给电路的电源电压在第一模式或第二模式中操作。在示例中，控制电路配置为响应于较低电源电压在第二模式中操作，并且响应于较高电源电压在第一模式中操作。在示例中，模式指示可以指定或指示适用于整个存储电路的模式，或者在其它示例中，它的一段或一部分。
控制电路530控制与存储阵列540的交互，以便使能一个或多个数据存储元件的组以供访问。如上所述，当多个数据存储元件的组被同时使能以供访问时，由该组中的数据存储元件输出的读取信号被组合，以提供对于该数据存储元件组公共的组合读取信号以供读取电路检测。
在示例中，电源管理器510可以响应于电压560从较高电源电压到较低电源电压的变化而设置具有较大组大小的模式。
由此，图5提供了存储电路520的示例，所述存储电路520包括：数据存储元件阵列540；访问电路，用于通过针对数据存储元件的访问信号来访问由该数据存储元件存储的数据位，所述数据存储元件被使能以供访问(例如，读取电路210，用于响应于数据存储元件被使能以供读取访问，通过检测由该数据存储元件输出的读取信号来读取由该数据存储元件存储的数据位)；以及控制电路，用于使能数据存储元件组以供访问，所述组具有组大小，所述组大小为1或更大，组中的数据存储元件的访问信号被组合，以提供对于该数据存储元件组公共的组合访问信号(比如，控制电路530，用于使能一个或多个数据存储元件的组以供访问，由组中的数据存储元件输出的读取信号被组合，以提供对于数据存储元件组公共的组合读取信号以供读取电路检测)；所述控制电路配置为选择性地在至少第一模式和第二模式中操作，所述第一模式中的组大小不同于所述第二模式中的组大小。图5还提供了一种数据处理系统的示例，所述数据处理系统包括：如上所述的存储电路520；以及电源控制器510，配置为向所述电路提供电源电压，并且根据所述电源电压向所述控制电路提供指示第一模式或第二模式的模式指示。
电源电压560与组大小/模式之间的关系可以根据例如查找表或其它设计参数来建立。图6是将组大小与电源电压相关的示意图，其中，最小电源电压vmin(低于最小电源电压vmin时，电路根本不能操作)以上的任何电源电压560与相应组大小相关。在图6的示例中，电源电压从所示的最高电源电压(vmax)减小大约50％，使得组大小通过电源管理器从1的组大小变为2的组大小。进一步减少使电源管理器将其变成为4的组大小等。
图7是示出与电源电压变化相关的操作的示意流程图。在图7的示例中，电源电压的变化导致组大小变化，或者换句话说，电源电压的变化导致操作模式变化。
在步骤700处，电源管理器在新模式(该新模式可以但不必须受cpu500的控制)中发起操作。在步骤710处，电源管理器510或cpu500响应于模式变化来指导控制电路530所需的任何变化。下面将讨论此类变化的示例。一般来说，如下所述，响应于组大小的增加，需要更显著的变化。由于这样的变化与电源电压的降低相对应，所以，在降低电源电压之前，在较高的电源电压下执行变化(为了更高的可靠性、速度或两者，和/或因为与变化相关联的操作中的某些可能不能在较低电源电压下执行)。因此，当在步骤720处已经完成变化时，cpu500和/或电源管理器510在步骤730处在新模式中指导操作，并且在步骤740处，将电源电压560改变为新的、较低的电源电压。
图8和图9示意性地示出了存储电路。
在存储电路中，通常提供存储单元阵列(如参考前面的附图所描述的那样)，并且为了允许存储单元由(例如)cpu500寻址，通常设置如下这样的地址解码器，所述地址解码器将存储地址转换成各种使能信号，以使能适当的字线和读出放大器。现在将讨论这种解码器可以与控制电路530交互的不同方式。
在图8中，控制电路530响应于来自电源管理器510的模式指示570以及例如来自cpu500的地址指示。还提供了可以经由所述解码器被传递给阵列540的读取信号和写入信号。
图8的布置是这样的：解码器800经由控制电路530接收控制信号。当需要在具有大于1的组大小的模式中操作时，控制电路530修改控制信号(例如，被传递给解码器800的地址信息)，以使解码器800在由模式信号570指示的当前模式下根据需要使能多组存储元件。因此，在示例中，解码器800原则上可以相对于在仅具有单一操作模式(在该操作模式中，组大小为1)的存储电路中使用的解码器而不变。
图10提供了图8的布置的简化电路示例，在该简化电路示例中，控制电路530包括用于锁存第一存储地址位(al(0))的地址锁存器1000，第二存储地址位(al(1))由所述地址锁存器1010保持。第一存储地址位al(0)被原样地(不改变)提供给解码器，或者在模式指示(1或0)和一组或门1020、1030的控制下将第一存储地址位al(0)的真实版本和相反版本设置为1。
在这种简化的布置中，如果被提供给或门1020、1030的模式指示为0，则存储地址位al(0)被原样传递给解码器800。在这种情况下，解码器响应由锁存器1000、1010保持的存储地址位。另一方面，如果被提供给或门1020、1030的模式指示为1，则存储地址位al(0)被忽略，使得解码器800使能与存储地址al(1)相对应的两组字线。
返回到图9，在另一种布置中，控制电路530设置在解码器900和存储单元阵列540之间，使得响应于模式指示570，控制电路用于(如果需要，根据所选择的模式)改变由解码器900输出的字线和其它控制信号。图11中以示意性形式提供了这种类型的操作的示例，其中，两个存储单元1100、1110以简化的阵列被示意性地示出。存储单元1100通过字线wl(0)而被使能，存储单元1110通过字线wl(1)而被使能。两个存储单元连接到公共位线，所述公共位线又连接到公共读出放大器1120。
将在该简化示例中为0(对于组大小为1的“正常”模式)或1(对于组大小为2的vdd缩放模式)的模式信号提供给与门1130，在与门1130处，模式信号与字线信号wl(0)相组合。因此，如果模式信号为1并且字线wl(0)被断言，则与门1130的输出为逻辑1。通过或门1140将与门1130的输出与字线wl(1)组合，以提供用于使能第二存储单元1110的信号。因此，在如下任一情况下使能存储单元：(a)解码器在组大小为1的正常模式中断言wl(1)；或者(b)解码器900断言wl(0)，并且模式指示为1(指示组大小为2)。在情况(b)中，在位线上组合来自存储单元1100、1110的读取信号，以将组合读取信号提供给公共读出放大器1120。
如上所述，在具有较高组大小的模式中操作的一个方面是用于存储有用数据的存储电路的容量比在使用具有较小组大小的模式的情况下的容量低。在允许模式以及由此组大小例如响应于操作电压变化或作为操作电压变化的一部分而动态地改变的布置中，可以提供如下这样的技术，所述技术考虑到从较小组大小到较大组大小的变化将带来用来存储数据的存储电路的有用容量降低的事实。
图12提供了存储映射的示例，所述存储映射在两种不同的模式(正常模式(例如，组大小＝1)和vdd缩放模式(例如，组大小＝2))中将存储电路的数据存储容量内的逻辑地址与存储在那些地址中的内容相关。在图12右手侧的vdd缩放模式中，可用的逻辑存储器地址集合是正常模式中可用的逻辑存储器地址集合的一半。
处理这种情况的示例方式是将处于vdd缩放模式中的可用的逻辑地址范围1200视为正常模式中的存储区域1210，即使在模式从正常模式变为vdd缩放模式的情况下，这种方式也将明确地保留。正常模式中的可用的逻辑地址范围的剩余部分1220被视为用于存储临时数据(其不需要被保留超过本地化的处理操作的集合的程度)的所谓的便笺簿或类似的存储区域。以这种方式，在从正常模式变为vdd缩放模式的情况中，需要保留的有用数据不丢失。
在其它示例中，在从正常模式变为vdd缩放模式的情况下，可以将存储区域1220写入到其它存储设备(例如，硬盘存储设备等)中。
在vdd缩放模式中，现在不可用的存储区域(图12中的阴影区域1230)在其随后被读取的时刻处应当包含与有用逻辑地址映射1200相对应的数据。换句话说，与存储区域1230相对应的存储单元在可寻址区域1200中形成具有对应存储单元的相应组的一部分，使得每个可寻址位由以上述方式共同读取的两个存储单元表示。图12结合上面的图8和9提供了用于将数据存储元件映射到存储地址的地址解码电路800、900的示例，所述地址解码电路和控制电路在第二操作模式(或更一般地，在具有大于1的组大小的操作模式中)中协作以将数据存储元件的每个组映射到同一存储地址。
使用结合图8至图11所时论的相同类型的寻址技术，对相关组中的所有存储单元进行具有较高组大小的新模式中的任何写入访问。这提供了控制电路530的示例，所述控制电路530配置为关于用于将数据位写入到给定数据存储元件中的写入操作，控制将数据位写入包含给定数据存储元件的组中的所有数据存储元件中。然而，图13和图14提供了关于已经存在于存储器中的数据如何实现或处理数据的副本的示例。图13和图14的流程图提供了可能响应于上述图7的步骤710而发起的变化的类型的示例。
在图13中，在步骤1300处，检测到增加组大小的变化。示例可能是从图12的左手侧的正常模式到图12的右手侧的vdd缩放模式的变化。如上所述，在vdd缩放模式中，每个可寻址数据位现在由应该包含相同存储位的两个存储单元表示。因此，对于仍然可以被访问的每个存储地址(图12的区域1200)，该区域中的存储单元的内容被复制到形成组的另一部分(一旦模式变化已经发生，组的另一部分将会就位)的对应的存储单元。该复制操作由图13中的步骤1310表示。如结合图7所讨论的，在步骤730处在新(vdd缩放)模式中指导操作之前执行该改变。步骤1310提供了如下这样的示例：控制电路配置为响应于从第一模式到第二模式的转变的发起来控制对由一些数据存储元件存储的数据位复制，使得对于第二模式中的每个数据存储元件，该组的数据存储元件存储相同的数据位。
结合图15中示意性示出的存储布置的类型，在图14的示意性流程图中示出了替代方案。在该示例中，存储器具有指示存储在特定地址处的数据是有效还是无效的相关联的信息。示例是具有相关联的“标签”存储器1510的高速缓存存储器1500，在所述“标签”存储器1510中，具有对应有效标志1530的标签1520指示高速缓存存储器1500的内容。返回到图14，在步骤1400处，检测组大小的变化(与图7的步骤710相对应)。这可能是增加或减少组大小的变化。在步骤1410处，将无效指令1540提供给标签存储器1510，以使所有有效标志1530被设置为“无效”。这促使出现如下这种情况：可以有效地从存储器中读取的任何数据将在新模式下(也就是说，根据新的组大小)被写入到存储器中。如上所述，这样的数据被写入到该组中的所有存储单元中。
因此，图14和图15提供了这样的示例：数据存储元件与指示有效数据当前是否由那些数据存储元件存储的信息相关联；控制电路配置为响应于组大小变化的转变的发起来设置相关联的信息，以指示有效数据当前未被数据存储元件存储。
图16示意性地示出了存储单元1610的组1600的示例布置，其中，连接到公共位线的四个存储单元作为单个组而被共同使能。换句话说，组大小是4。
当使用4的组大小时，存储电路的电源电压可能是相当低的。可能确实存在的是：电源电压足够低，使得在某些情况下可能影响存储单元的可靠操作。因此，图16的布置的一个方面是：用于由公共读出放大器1620检测的读取信号的组合可以提供多数表决或平均处理，使得由读出放大器1620输出的数据位1630将倾向于反映该组中的四个存储单元1610的多数，使得如果一个存储单元与其它三个存储单元不一致，则仍然可以获得有效的输出。以这种方式，在存储单元关于它们的存储数据位不一致的情况中，简单使用大于2的组大小可以带来基于多数的错误校正的附加优点。
图16的布置的另一可能方面是使用结合图5所述的检测器550。如上所述，这是图5的电路的可选特征，但将在此处更详细地讨论该可选特征的使用。
一般来说，检测器550可以被布置成检测诸如图16所示的组中的存储单元的输出之间的潜在差异。下面将参照图20的流程图来描述可以使用这种检测的方式的示例。
图17提供了这种检测器的更详细的示例。其操作基于以下认识：如果由组内的存储单元1610提供的输出之间存在差异，则适当的位线之一调整到可检测的电压(在本例中为下拉的低)所花费的时间可以变化。如果所有的存储单元1610以相同的方式下拉相关位线，则这将倾向于比以下情况更快地到达可检测的输出位，所述以下情况比如说为：三个存储单元下拉位线，并且一个存储单元正试图将该位线保持在高电压处。因此，检测相关位线调整到可检测输出位的速度可以指示组1600内的差异存在。在图18和图19中示意性地示出示例。图18示出了位线中的一个相关位线上的正在被下拉为低的电压相对于时间的进展，该进展示出了在与组中的存储单元之间的差异的情况下的缓慢变化(曲线1810或曲线1820)相比，在没有差异的实例中，电压下降得更快(曲线1800)。读出放大器被布置成检测下降到阈值电压v1以下的一个位线上的电压，由此，可靠检测所花费的时间段可能会根据是否存在差异而变化。
如果由读出放大器检测到的电压遵循曲线1810或曲线1820，则在读取操作的发起之后的时间t1处所进行的检测可能是不可靠的，特别地，其结果与在读取操作的发起之后的时间t2和/或t3处所进行的后续检测不同。
因此，如果由该组中的多个存储单元1610提供的信号中没有差异，则在时间t1、t2(和可选地t3)处由读出放大器进行的检测将全部相同。如果组1600中的存储单元之间存在差异，则这些检测可能不同。在这种实例中，(a)稍后的检测可被视为更可靠的检测，以及(b)检测到差异。
返回参考图17，读出放大器1620的输出被提供给非延迟锁存器1630以及延迟元件1640。延迟元件1640的输出和非延迟锁存器1630的输出两者都被提供给多路复用器1650和比较器1660。因此，延迟元件1640的输出可以表示早期检测(例如，在时间t1处)，然后该早期检测被延迟以与稍后的检测(例如，在时间t2处)相比较。如果比较器检测到两个检测相同，则多路复用器可以将这两个检测中的任一个作为输出信号1670传递。在需要更快但可能不太可靠的检测的情况下，替代的输出信号可以是初始检测(也就是说延迟元件1640的输入)。在这种情况下，如果针对该检测检测到差异，则该检测可以被布置为使用稍后检测到的数据来重新开始读取数据的后续处理。
然而，如果比较器1660检测到这两个检测是不同的，则多路复用器1650被控制以将检测中的稍后的一个检测作为输出信号传递。比较器1660还输出指示差异的实例的错误信号1680。
因此，检测器550提供检测电路的示例，以检测由数据存储元件组中的数据存储元件存储的数据位之间的差异的实例，并且在该示例中(参见下面的图20)，电源控制器配置为根据由检测电路检测到的差异的实例来控制电路的操作电压。所描述的检测器提供了检测电路的示例，所述检测电路配置为在访问电路包括读取电路的示例上下文中检测读取电路读取数据位所花费的时间。特别地，检测器550提供以下的示例：检测由读取电路生成的数据位的极性在读取操作的发起之后的第一时刻(例如，t1)和在读取操作的发起之后的稍后的第二时刻(例如，t2和/或t3)之间不同。
图20示意性地示出了响应于检测器550所检测到的差异可以由电源管理器和/或cpu执行的过程。
步骤2000表示如上所述的差异的检测。
在步骤2010处，将差异率和/或差异绝对数与阈值率或阈值数相比较。
步骤2020表示cpu500向电源管理器指示是否已经超过阈值。响应于该指示，在步骤2030处，电源管理器可以改变被提供给存储电路的电源电压。
以这种方式，如果检测指示在该组中的存储单元中检测到高差异率，则这可以指示存储电路将在稍高的电源电压下更可靠地操作。因此，电源管理器可以改变电源电压以在无需改变组大小的情况下稍微增加它，以便在当前组大小下提供更可靠的操作。类似地，可选地，如果检测到低于较低阈值数或阈值率的差异正在被获得，则电源管理器可以稍微降低电源电压。因此，可以在步骤2010处使用多于一个的阈值，或者可以提供电源管理器对检测器速率或差异数响应的连续范围。
以上讨论涉及了具有用于每列单元的两个位线的sram存储单元。这些布置也适合于动态随机存取存储器(dram)单元，例如，图21中的具有适用于每列存储单元的单个位线2110的单元2100。
类似地，上述讨论涉及了通过列对存储单元分组，使得为了形成组，使能多个字线并且列中的对应单元将其读取信号提供给适用于该列的读出放大器。图22示出了另一种配置，其中，跨越各存储单元行执行分组。为了形成比如两个存储单元的组，单个字线2200被使能，并且通过包括开关2230、2240的路由电路将单元2210、2220形成为一组。当组大小为1时，开关2230、2240将读取信号从单元2210引导到读出放大器2250，并且将读取信号从单元2220引导到读出放大器2260。当需要2的组大小时，开关2230、2240将读取信号从单元2210、2220引导到单个读出放大器2250。
可以提供基于行的分组和基于列的分组的组合，例如，将两列宽乘以两行高的四个单元的正方形阵列分组在一起。
图23是示出诸如存储电路的操作方法的方法(可应用于上述和下面讨论的实施例)的示意性流程图，该方法包括：
在步骤2300处，使能数据存储元件阵列的数据存储元件组以供访问，所述组具有组大小，组大小是1或更大；
在步骤2310处，将针对一组中的数据存储元件的访问信号(例如，由组中的数据存储元件输出的读取信号)组合以提供组合访问信号；
在步骤2320处，通过用于所述组的数据存储元件的公共访问信号来访问数据存储元件组(例如，响应于所述组的数据存储元件被使能以供读取访问，通过检测由这些数据存储元件输出的公共读取信号来读取数据位)；以及
在步骤2330处，在至少第一模式和第二模式中选择性地执行使能步骤(2300)、组合步骤(2310)和读取步骤(2320)，第一模式中的组大小不同于第二种模式中的组大小。
图24示意性地示出了表示如下示例布置的存储电路，在所述示例布置中，访问电路包括：写入电路，配置为通过向数据存储元件提供写入信号来将数据位写入该数据存储元件中；以及控制电路，配置为关于将数据位写入给定数据存储元件中的写入操作，控制将该数据位写入包含给定数据存储元件的组中的所有数据存储元件中。
图24示出了这样的示例布置，其中，使用用于读取和写入两者的传输门复用结构来接口连接两列示例sram6t位单元(存储单元)2400、2410。
传输门(比如，传输门2420、2430、2440、2450)具有互补的控制输入(如在传输门2420上的2422、2424所示)。根据被提供给互补控制输入的控制信号的状态(例如，通过例如形成上述控制电路530的至少一部分的控制电路2460)，传输门2420可以隔离两个输入/输出端口2426、2428或提供它们之间的连接。其它传输门2430至2450以类似的方式操作。
对于待写入存储单元2400的数据位，字线wl被断言，传输门2420和2430被打开(指示对于每个传输门，两个输入/输出端口连接在一起)，并且所述值根据两个写入信号wr1和wr0中的哪一个被使能而被写入存储单元2400中。在具有1的模式大小的模式(或者至少存储单元2410不是具有存储单元2400的组的一部分的模式)中，传输门2430、2440将保持关闭(指示对于每个传输门，两个输入/输出端口不连接在一起)。在传输门2430、2440关闭的情况下断言字线wl将在没有任何读取读出发生的情况下提供与存储单元2410的读取操作相似的操作。为此，可以将这样的操作称为“虚拟读取”操作。
现在将描述涉及单个组中的至少存储单元2400、2410的在2(或更大)的组大小处的操作。单元2400、2420被分组为使得这样的组(针对所述组使能相应的wl)内的所有列被组合在一起并被一起写入。在控制电路2460的控制下，这可以通过打开用于写入操作的所有四个传输门来实现。对于写入操作，这允许单个字线电压在写入过程的持续时间内被施加，因为在两个单元中的状态将被重新写入。
对于读取访问，wl被断言，并且传输门被开路(这可以意味着(i)传输门2420、2430从存储单元2400读取，(ii)传输门2440、2450从存储单元2410读取，或者(iii)所有四个传输门从包括存储单元2400和2410两者的组中读取)。适合于单元的位线上的读取信号被路由到读出放大器2460以生成输出数据位。
注意，图24的布置示出了包括同一行中的多个存储单元的组。早期讨论的示例与包括同一列中的多个存储单元的组相关。可以组合这些技术例如以实现组中的存储单元的矩形阵列(例如，2x2阵列)。
在本申请中，词语“配置为……”用于意指装置的元件具有能够执行所定义的操作的配置。在这种上下文中，“配置”意指硬件或软件的互连的布置或方式。例如，装置可以具有提供所定义的操作的专用硬件，或者可以对处理器或其它处理设备(比如，处理元件12)编程以执行该功能。“配置为”并不意味着为了提供所定义的操作而需要以任何方式改变装置元件。
尽管在本文中已经参考附图详细描述了本技术的说明性实施例，但是应当理解，本技术不限于那些精确的实施例，并且本领域技术人员可以在不脱离由所附权利要求限定的技术的范围和精神的情况下，对本技术进行各种改变、添加和修改。例如，在不脱离本技术的范围的情况下，可以利用独立权利要求的特征来对从属权利要求的特征进行各种组合。
- 还没有人留言评论。精彩留言会获得点赞！