编程和擦除存储器结构的制作方法

本公开通常涉及半导体结构，更特别地，涉及编程和擦除存储器结构以及制造方法。

背景技术：

在电荷捕获晶体管(ctt)技术中，n型高k金属栅极(hkmg)金属氧化物半导体场效应晶体管(mosfet)可以用作多次可编程存储器(mtpm)元件，从而得到用于嵌入式非易失性存储器应用的零工艺(zero-process)加法器和零掩模(zero-mask)加法器解决方案。编程可以通过到n型mosfet的高k电介质中的电子注入来实现，其具有升高的栅极电压(vg)和1.5v的相对高的漏极偏置(n型mosfet的深度导通状态)。可以通过施加具有大于2.5v的幅值的负栅极到漏极电压和/或负栅极到源极电压(n型mosfet的深度关断状态)来擦除存储器元件，使得注入的电子从高k电介质中释放出来。

然而，使用n型mosfet的深度关断状态的现有擦除操作经常导致存储器的相对不充分的擦除。例如，关于某些技术节点的擦除操作或阈值电压(vth)恢复约为50-70％，从而由于部分擦除而将mtpm所需的耐久性限制为小于10x的编程/擦除循环。因此，cttmtpm的应用显著地被限制。此外，使用深度关断状态进行擦除操作可能导致mosfet击穿。虽然在优化栅极氧化物结构的同时，诸如浮置栅极、磁性或电阻元件的集成的工艺变化可以提高器件的耐久性，但是对于先进的逻辑技术，这种变化的集成是困难且昂贵的，因为先进技术需要fin结构和多个相移掩模。因此，强烈要求实现cttmtpm器件的超过1000x编程/擦除循环而不在先进逻辑技术中使用附加工艺和/或掩模。

技术实现要素：

在本公开的一方面，半导体存储器包括：电荷捕获晶体管；以及自加热电路，其选择性地将电压施加到电荷捕获晶体管的端子，以辅助电荷捕获晶体管的擦除操作。

在本公开的一方面，一种半导体存储器单元包括：金属氧化物半导体场效应晶体管(mosfet)，其包括衬底、高k电介质金属栅极结构、高k电介质以及源极区域和漏极区域；以及自加热电路，其控制衬底、高k电介质金属栅极结构、源极区域和漏极区域，其中高k电介质金属栅极结构的高k电介质在被自加热电路加热时释放被捕获的电荷。

在本公开的一方面，一种方法包括：通过向多个存储器单元施加电压偏置，将包括多个存储器单元的器件置于部分深度关断(pdoff)状态；以及通过控制器件的每个单元内的衬底、栅极结构、源极区域和漏极区域，在器件被置于pdoff状态时加热该器件。

附图说明

通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。

图1示出了根据本公开的方面的除了其他特征之外的具有n型mosfet的ctt存储器结构以及相应的制造工艺，该ctt存储器结构可以通过使用bjt电流同时使能n型mosfet的沟道区域的自加热。

图2a和2b示出了根据本公开的方面的存储器单元和相应的控制电路结构。

图2c示出了根据本公开的方面的由多个存储器单元组成的存储器阵列和相应的控制电路。

图3a和3b示出了根据本公开的方面的擦除操作的示例性流程图。

图4a和4b示出了根据本公开的方面的编程/擦除循环的各种结果。

图5a示出了在擦除操作期间使用固定的编程后vth目标以及随后的100％vth恢复来循环的ctt存储器器件的预编程、编程后和擦除后vth值。

图5b示出了使用固定的编程后vth目标以及随后的固定的擦除后vth目标来循环的ctt存储器器件的预编程、编程后和擦除后vth值，以补偿初始的器件到器件vth变化。

图5c示出了使用动态的编程后和擦除后vth目标来循环的ctt存储器器件的预编程、编程后和擦除后vth值。

具体实施方式

本公开通常涉及半导体结构，并且更特别地，涉及编程和擦除存储器结构以及制造方法。在实施例中，本文提供的方法和结构改进了电荷捕获晶体管(ctt)存储器单元中的编程和擦除操作。更具体地，本文提供的结构和选择性的控制方法通过利用mosfet的源极、漏极和衬底分别作为bjt的发射极、集电极和基极来使用双极结晶体管(bjt)电流实现n型mosfet的沟道区域的自加热，同时使能n型mosfet的部分深度关断状态。有利地，发生被捕获在n型mosfet的高k电介质内的电子的约100％的去捕获，从而通过在擦除操作期间放松对高栅极电压(vg)的要求来提高擦除操作的效率而不改变cmos工艺并且还减轻栅极氧化物可靠性问题。另外，通过利用mosfet的源极漏极衬底结构作为双极结晶体管(bjt)实现自加热来提高编程操作的效率。

常规地，对于作为存储元件的使用高k电介质的ctt存储器，施加负栅极电压用于擦除操作，即，从高k电介质中去捕获电子。更具体地，施加负(低于-2.5v)栅极到源极电压和/或栅极到漏极电压使能单元的n型mosfet的深度关断状态。然而，仅依赖于这种深度关断状态导致部分擦除，从而降低了单元的耐久性并导致过早失效。此外，关于擦除操作使用其中负(低于-2.5v)栅极到源极电压和/或栅极到漏极电压低于-2.5v的深度关断状态，可能导致mosfet的击穿。

本文描述的结构和方法采用mosfet的部分深度关断(pdoff)状态，使得n型mosfet的负栅极条件仅施加到漏极侧，同时通过使用bjt电流使能到n型mosfet的沟道区域的自加热。利用具有用于自加热的bjt电流的pdoff条件导致约100％的阈值电压(vth)恢复(即，～100％擦除)以及导通电流和栅极泄漏的恢复。pdodd状态下的负栅极到漏极电压为～-2.2v(比深度关断状态小>10％)，从而避免了n型mosfet的器件击穿。以这种方式，器件的耐久性提高到大于1000x编程/擦除循环，同时实现被捕获在高k电介质内的电子的约100％的去捕获，即，～100％的擦除效率。这允许该器件是稳健的多次可编程存储器(mtpm)。

在实施例中，通过利用n掺杂的源极作为发射极节点、p掺杂的衬底作为基极节点以及p掺杂的漏极作为集电极节点使npn双极结晶体管(bjt)电流从n型mosfet的漏极流向源极。源极和漏极的功能可以是可互换的，即，源极的n扩散也可以用作集电极节点，而漏极的n扩散可以用作发射极节点。电流传导通过栅极结构下方的沟道区域中的电流(不仅仅靠近漏极侧壁或源极侧壁)。以这种方式，允许电流在靠近栅极电介质的沟道区域中传导，从而允许由于沟道区域的自加热导致的高k电介质的自加热。更具体地，通过施加电流来加热栅极下方的沟道区域，以允许被捕获在栅极结构的高k电介质内的电子的去捕获。

除了改善擦除操作之外，通过使用自加热方法允许电子被捕获到n型mosfet的高k电介质的本文描述的结构和方法来改进编程操作。具体地，通过使用n型mosfet的深度导通状态(使用升高的栅极电压和高漏极电压)结合通过利用npnbjt电流使能n型mosfet的沟道区域的自加热的自加热效应，可以更有效地捕获电子。由于效率提高，可以使用较低的升高的栅极电压来完成编程操作，从而降低器件击穿风险。

实现ctt技术的益处包括不需要附加的工艺或掩模，以及用于cmos技术和片上系统(soc)产品的完全逻辑兼容的(处理和操作)嵌入式多次可编程存储器(mtpm)解决方案。使用自加热方法的ctt解决方案对于嵌入的应用尤其有利，该嵌入的应用包括硬件和数据安全性。具体地，这些应用包括片上系统(soc)、大型集成asics、数据安全增强(例如，密码)、片上可重新配置的加密密钥存储、固件存储、芯片id、良率提升、性能定制、配置文件、修复数据和现场(field)可配置性以及可以从可重写非易失性存储器中受益的其他示例。

本公开的结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(ic)技术中采用了用于制造本公开的结构的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，结构的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。

本发明的优点在于工艺技术可以与制造中可用的技术完全相同，其中通过附加设计结构使能自加热功能，该附加设计结构通过利用n型mosfet结构的n掺杂的源极、p掺杂的衬底和n掺杂的漏极分别作为bjt的发射极节点、基极节点和集电极节点来使用npnbjt电流。源极和漏极的功能可以是可互换的，即，源极的n扩散也可以用作集电极节点，而漏极的n扩散用作发射极节点。

图1示出了根据本公开的方面的具有n型金属氧化物半导体场效应晶体管(n型mosfet)的作为电荷捕获晶体管(ctt)的ctt存储器结构，该结构还能够使能双极结晶体管(bjt)自加热功能。更具体地，图1示出了ctt存储器结构(单元)100，其采用n型mosfet结构作为电荷捕获晶体管，该n型mosfet结构可用于使能bjt电流用于采用自加热辅助来改善嵌入式非易失性存储器(envm)内的编程和擦除效率。envm可以在没有电源的情况下持续延长的时间段保留数据。ctt存储器结构100包括衬底105，衬底105由任何合适的材料构成，包括但不限于si、sige、sigec、sic、gaas、inas、inp等。

在实施例中，ctt存储器结构100包括具有栅极结构125、n掺杂的扩散源极区域120a和n掺杂的扩散漏极区域与120b以及p掺杂的衬底105的n型mosfet结构150。ctt存储器结构100还使用n型mosfet的n掺杂的扩散源极区域120a作为发射极、n掺杂的扩散漏极区域120b作为集电极以及p掺杂的衬底105作为基极来配置npnbjt结构155。更具体地，衬底105、源极(即，源极区域120a)和漏极(即，漏极区域120b)的正向偏置允许源极充当双极性结晶体管(bjt)(即，npnbjt结构155)的发射极以及漏极充当集电极。在实施例中，三阱(即，n阱110a、110c和n板110b)隔离p掺杂的衬底105以进行偏置。以这种方式，源极(即，源极区域120a)和漏极(即，漏极区域120b)是n掺杂的，衬底105是p掺杂的，以形成npn结晶体管(即，npnbjt结构155)。

ctt存储器结构100还包括隔离的p掺杂的扩散(p阱)115以将p掺杂的衬底105与用于其他电路的p衬底隔离。通过在p掺杂的扩散(p阱)115的周边中使用深n阱110a和110c以及在p掺杂的衬底105的底部使用n板110b来实现隔离的p掺杂的扩散(p阱)115。n阱110a、110c和n板110b被深深地注入n型物质，例如，磷。这允许作为mos或npnbjt结构155的基极的衬底105被偏置到目标电压而不影响其他电路。

更具体地，对于n型mosfet，在衬底105之上形成栅极结构125和对应的栅极电介质130。可以使用任何已知的栅极形成工艺来制造栅极结构125，例如，如本领域中已知的替代栅极制造工艺或先栅工艺。在实施例中，栅极结构125是高k金属栅极，其具有用于栅极电介质130的高k电介质材料。例如，栅极电介质130的材料可以是例如基于铪的电介质。在另外的实施例中，高k电介质材料可包括但不限于：al2o3、ta2o3、tio2、la2o3、srtio3、laalo3、zro2、y2o3、gd2o3以及包括其多层的组合。因此，envm采用包括高k电介质n型mosfet的ctt存储器结构(单元)100，该n型mosfet具有位于三阱(即，n阱110a、110c和n板110b)中的高k金属栅极结构125、n掺杂的扩散源极区域120a、n掺杂的扩散漏极区域120b和p掺杂的衬底105。以这种方式，电荷捕获晶体管(即，ctt存储器结构100)包括衬底105、栅极(即，栅极结构125)、漏极(即，漏极区域120b)以及源极(即，源极区域120a)。具体地，本文描述的结构和方法包括金属氧化物半导体场效应晶体管(mosfet)和自加热电路，该mosfet包括衬底105、高k电介质金属栅极结构125、高k电介质(即，栅极电介质130)以及源极区域120a和漏极区域120b，该自加热电路控制衬底105、高k电介质金属栅极结构125、源极区域120a和漏极区域120b，其中高k电介质金属栅极结构125的高k电介质(即，栅极电介质130)在被自加热电路加热时释放捕获的电荷。

表1总结了下面讨论的自加热擦除和编程操作的电压条件。

表1

接触135分别延伸到源极区域120a、漏极区域120b和栅极结构125。耦合到p掺杂的扩散115的接触135用于选择性地向p掺杂的衬底105施加电压。与使用n型mosfet的深度关断状态的常规擦除操作不同，漏极区域(d/c)120b和衬底(sub/b)105分别升高到第一高电压和第二高电压，同时将栅极结构(g)125和源极区域120a(s/e)分别保持在第一和第二低电压。第一和第二高电压可以相同并且被优选地设置为2.2v，以及第一和第二低电压可以相同并且被优选地设置为0v。升高p掺杂的衬底105电压使耦合到p掺杂的衬底105和n掺杂的扩散源极区域120a的pn结导通，这进一步使能来自n掺杂的漏极区域120b的npnbjt电流到达用于n掺杂的扩散源极区域120a的0v，因为n型mosfet的n掺杂的扩散源极区域120a、p掺杂的衬底105和n掺杂的漏极区域120b分别充当bjt结构155的发射极、基极和集电极。

从漏极区域120b到源极区域120a以及从衬底105到源极区域120a的bjt电流都从下面加热mosfet，即，加热栅极结构125和栅极电介质130下方的沟道区域。通过加热沟道区域，栅极电介质130变热，从而提高编程操作和擦除操作的效率。在实施例中，例如，可以将沟道区域加热到>260℃的温度。更具体地，通过自加热电路将mosfet加热到大于260℃的范围内的温度。

作为示例性擦除操作，通过将漏极区域120b升高到第一高电压(～2.2v)使ctt存储器结构100中的n型mosfet而处于部分深度关断(pdoff)状态，同时分别保持栅极结构125处于第一低电压(0v)、源极区域(s/e)120a处于第二低电压(0v)。当衬底(sub/b)105升高到第二高电压(～2.2v)时，n掺杂的扩散源极区域120a、p掺杂的衬底105和n掺杂的漏极区域120b分别充当发射极、基极和集电极，导致从p掺杂的衬底(sub/b)105到源极区域(s/e)120a以及从漏极区域(d/c)120b到源极区域(s/e)120a的大npnbjt电流。更具体地，源极区域120a和漏极区域120b是n掺杂的，以及衬底105是p掺杂的。以这种方式，通过使用存储器单元(即，ctt存储器结构100)的pdoff状态和自加热电流释放被捕获的电子，其中使用电荷捕获晶体管(即，ctt存储器结构100)的源极区域120a的n扩散、衬底105的p扩散和漏极区域120b的n扩散使自加热电流从漏极区域120b流到源极区域120a。

在自加热操作期间，n型mosfet处于pdoff状态，导致来自栅极电介质130的电子的去捕获。更具体地，在高电压漏极区域120b的情况下栅极结构125处于低电压时，它将电荷排斥到沟道区域之外，从而导致擦除。此外，如前所述，bjt电流对栅极结构125(特别地，栅极电介质130)下方的n型mosfet的沟道进行自加热，从而由于自加热而提高了擦除效率。使用bjt自加热方法的该pdoff状态实现约100％的阈值电压(vth)恢复(即，100％擦除)以及在编程之前将导通电流和栅极泄漏恢复到初始值。由于擦除操作期间的pdoff条件需要比常规的深度关断擦除条件更小的负电压(小于超过10％)，因此器件击穿风险显着降低。以这种方式，本文描述的结构和方法提供了通过向多个存储器单元施加电压偏置并加热器件(即，ctt存储器结构100)来将包括多个存储器单元的器件置于部分深度关断(pdoff)状态的步骤，因为通过控制器件(即，ctt存储器结构100)的每个单元内的衬底105、栅极结构125、源极区域120a和漏极区域120b将器件置于pdoff状态。以这种方式，器件的耐久性提高到大于1000x编程/擦除循环，同时实现被捕获在高k电介质(即，栅极电介质130)内的电子的约100％的去捕获。这允许稳健可重写的嵌入式非易失性存储器(envm)。

在另外的实施例中，编程操作的效率也可以通过自加热来增强。在示例性编程操作期间，栅极结构125的电压升高到第三高电压(～2v)，同时将源极区域(s/e)120a和漏极区域(d/c)120b分别保持在第三低电压(0v)和第四高电压(1.6v)。这导致深度导通n型mosfet(深度导通状态)，使n型mosfet电流从漏极区域(d/c)120b流到源极区域(s/e)120a。具有第三高电压(2v)下的栅极电压(vg)的n型mosfet电流吸引电子并将它们拉入栅极电介质130中。此外，当衬底(s/b)105升高到第五高电压(1.6v)时，npnbjt电流从漏极区域(d/c)120b流到源极区域(s/e)120a并且从衬底(s/b)105流到源极区域(s/e)120a。该npnbjt电流对n型mosfet的沟道区域进行自加热，进而提高电子捕获效率，即，编程效率。具体地，栅极电介质130下方的沟道区域的加热也加热栅极电介质130，导致电荷更容易被捕获，因为与栅极电介质130下方的沟道区域和栅极电介质130不被加热(即，不使用npnbjt电流)的情况相比，电荷可以更容易地移动到栅极电介质130中。由于这种自加热辅助，可以降低用于编程的栅极电压(第三高电压)，进而降低器件击穿风险，同时减少编程时间。

图2a示出了用于使用自加热辅助方法的在存储器单元中的擦除操作的电路200a。具体地，电路200a的特征可以通过自加热电路210a施加图1的示例中讨论的电流和电压。更具体地，自加热电路210a包括编程线(pl)开关晶体管t1a，以将pl电压升高到第一高电压。自加热电路210a还包括衬底线(sub)开关晶体管t2a和t3a，以将sub电压控制为第二高电压或gnd(0v)。自加热电路210a还包括位线(bl)控制开关晶体管t4a，以将bl强制为第二低电压。

在实施例中，每个存储器单元由作为电荷捕获晶体管(ctt)的n型mosfet(即，ctt存储器结构100)和包括晶体管t1a-t4a的自加热电路210a组成。ctt存储器结构100由位线(bl)、字线(wl)、编程线(pl)和衬底线(sub)控制，其全部耦合到如图1所示的衬底(sub/b)105、源极区域(s/e)120a和漏极区域(d/c)120b以及栅极结构(g)125的接触135。具体地，参照图1、2a和2b，bl耦合到源极区域120a，pl耦合到漏极区域(d/c)120b，wl耦合到栅极结构(g)125，以及sub线通过p阱中的p掺杂的扩散115耦合到衬底(sub/b)105。以这种方式，本文描述的结构和方法提供电荷捕获晶体管(即，ctt存储器结构100)以及自加热电路210a，该自加热电路210a选择性地将电压施加到电荷捕获晶体管的端子以辅助电荷捕获晶体管的擦除操作。

如表1所示，在擦除操作期间，wl保持在第一低电压电平，通过激活开关晶体管t1a使pl升高到第一高电压，通过导通晶体管t4a使bl强制为第二低电压。当通过导通晶体管t2a将sub升高到第二高电压时，npnbjt电流流动以用于自加热辅助。在下面的讨论中，第一和第二低电压都是0v，第一和第二高电压都是2.2v。

继续图1和表1中讨论的擦除操作示例，通过将wl保持在0v而使n型mosfet(即，ctt存储器结构100)处于pdoff状态，其中bl和pl分别设置在0v和2.2v。当通过导通晶体管t2a将sub线升高到2.2v时，npnbjt电流流动，因为耦合到bl的源极区域(s/e)120a处于0v，以及耦合到pl的漏极区域(d/c)120b处于2.2v。这导致目标n型mosfet的沟道区域的自加热，同时使得能够向n型mosfet实现pdoff状态，从而使100％vth恢复(100％擦除)成为可能。更具体地，在擦除操作中，自加热电路210a将栅极(即，栅极结构125)和源极(即，源极区域120a)分别下拉至第一和第二低电压，同时将漏极(即，漏极区域120b)和衬底105分别升高至第一和第二高电压，使得使用电荷捕获晶体管(即，ctt存储器结构100)部分深度关断状态释放电荷捕获晶体管(即，ctt存储器结构100)的栅极电介质130中的被捕获的电子，同时使能自加热操作。

图2b示出了用于使用自加热辅助方法的在存储器单元中的编程操作的电路200b。具体地，电路200b的特征可以通过自加热电路210b施加图1的示例中讨论的电流和电压。更具体地，自加热电路210b包括pl开关晶体管t1b，以将pl的电压升高到第四高电压。自加热电路210b还包括sub开关晶体管t2b和t3b，以将sub电压控制为第五高电压或gnd(0v)。自加热电路210b还包括bl控制开关晶体管t4b，以将bl强制为第二低电压。以这种方式，自加热电路210b选择性地将电压施加到栅极(即，栅极结构125)，以辅助电荷捕获晶体管(即，ctt存储器结构100)的编程操作。更具体地，本文描述的结构和方法提供连接到衬底105的sub线、连接到栅极(即，栅极结构125)的wl、连接到源极(即，源极区域120a)的bl以及连接到漏极(即，漏极区域120b)的pl，其中自加热电路210b包括选择性地将电压施加到sub线、wl、bl和pl的多个晶体管(即，晶体管t1b-t4b)。

如表1所示，在编程操作期间，wl升高到第三高电压电平，通过激活开关晶体管t1b将pl升高到第四高电压，通过导通t4b将bl强制为第三低电压。当通过导通晶体管t2b将sub升高到第五电压时，npnbjt电流流动以进行自加热辅助。在下面的讨论中，第三低电压是0v，第三高电压是2v，第四和第五高电压都是1.6v。

继续图1和表1中讨论的编程操作示例，通过激活晶体管t1b，将耦合到漏极区域(d/c)120b的pl升高到1.6v。通过激活晶体管t4b将耦合到源极区域(s/e)120a的bl下拉至0v。然后将耦合到栅极结构(g)125的wl升高到2v，从而导通n型mosfet。由于n型mosfet电流流动，电子被吸引并被拉入栅极电介质130中，从而执行编程操作。为了在编程期间使能自加热辅助，通过激活晶体管t2b将耦合到衬底(sub/b)105的sub线也升高到1.6v。这导致在n型mosfet的沟道区域下方流动大的npnbjt电流以进行自加热。具体地，沟道区域的加热导致栅极电介质130被加热，从而使得电子更容易被捕获，因为与栅极电介质130不被加热(即，不使用npnbjt电流)的情况相比，电荷可以更容易地移动到栅极电介质130中。以这种方式，在编程操作中，自加热电路210b通过使用电荷捕获晶体管(即，ctt存储器结构100)的导通状态将衬底105拉到一电压，该电压使得电子被捕获在电荷捕获晶体管(即，ctt存储器结构100)的栅极电介质130内。

在图1、2a、2b和表1中讨论的上述电压是示例性的，并非旨在进行限制。例如，p型mosfet可以用作电荷捕获晶体管(ctt)，并且pnpbjt可以用于自加热辅助。更具体地，源极区域120a可以是p掺杂的扩散源极区域，漏极区域120b可以是p掺杂的扩散漏极区域120b，衬底105可以是n掺杂的衬底。以这种方式，本文描述的结构和方法也可以应用于p型mosfet。更具体地，源极(即，源极区域120a)和漏极(即，漏极区域120b)是p掺杂的，衬底105是n掺杂的，以形成pnp结晶体管。以这种方式，自加热电路210a提供自加热效应，这是由于使用电荷捕获晶体管(即，ctt存储器结构100)的作为发射极节点的源极(即，源极区域120a)的扩散、衬底105和作为集电极节点的漏极(即，漏极区域120b)的扩散来对被捕获在栅极电介质130中的电子进行去捕获，而使npn或pnpbjt电流从漏极(即，漏极区域120b)流到源极(即，源极区域120a)。

取决于所使用的材料，例如，栅极电介质130的材料，可以升高或降低电压。第一、第二和第三低电压可以相同、不同或者优选地是gnd(0v)，如在示例中讨论的。类似地，第一和第二高电压可以相同、不同或者优选地为2.2v，以及第四和第五高电压可以相同、不同或者优选地是1.6v，如示例中所讨论的。在另外的实施例中，可以交换源极区域120a和漏极区域120b。最重要的要求是电压应低于可能导致电介质击穿的值，同时还使能擦除、编程或两者期间的足够的自加热。以这种方式，存在与时间相关的电介质击穿(tddb)速率的显著降低，同时仍然能够在器件中捕获足够的电荷以改变其阈值。更具体地，电压足够高以捕获电荷但足够低以不引起电介质击穿。使用自加热方法可降低高电压要求，从而降低tddb风险。

在另外的实施例中，多个ctt存储器单元可以以阵列实现。多个ctt晶体管可以以由相应的bl和pl控制的多个列布置，其中一行耦合到wl。在该配置中，通过使bl浮置来实现用于编程和擦除的位掩码。更具体地，本文描述的结构和方法包括使位线浮置，同时将字线保持在0v的第一低电压、将编程线提升到2.2v的第一高电压以及将衬底线升高到2.2v的第二高电压。此外，pl可以由多个列共享。可选地，可以在每个列中分配pl，以及在未选择的列的擦除期间，pl也可以处于浮置状态。

图2c示出了用于在具有多个ctt存储器单元的存储器阵列中的擦除操作的电路。电路200c由ctt存储器阵列220组成，该电路200c包括感测放大器(sa)和自加热电路210c。更具体地，ctt存储器阵列220由以2d矩阵布置的多个ctt存储器单元(100)组成，其可以具有多个行和多个列，其中每个行由相应的wl控制，每个列由相应的bl和pl控制。在擦除操作期间，ctt存储器阵列220中的所有wl保持在第一低电压(0v)。在阵列配置中，当通过分别激活t1c和t2c而不激活晶体管t3c将相应的pl和衬底(sub)升高到第一和第二高电压时，通过激活相应列中的晶体管t4c来同时擦除耦合到所选列的单元。这导致将所选bl强制为第二低电压(0v)，从而使能bjt电流用于自加热。耦合到未选择的列的单元通过禁用晶体管t4c使bl浮置，从而导致掩蔽擦除操作。在实施例中，pl可以与多个列共享。可选地，可以在每个列中分配pl，以及在擦除未选择的列期间pl也可以处于浮置状态。

图3a和3b示出了用于图1、2a、2b和2c中描述的结构和方法的擦除操作的示例性流程图。具体地，在步骤305a、305b开始擦除操作300a、300b，其中wl、bl、pl和sub线处于初始状态，例如0v。在步骤310a、310b，bl浮置，并且wl被设置为第一低电压，例如0v。在步骤315a、315b，pl升高到第一高电压，例如2.2v，而在步骤320a、320b，sub线升高到第二高电压，例如2.2v。在步骤325a，325b，将目标bl强制为第二低电压，例如0v。

在图3a中，擦除操作300a在步骤325a之后在步骤330a完成，而在图3b中，擦除操作300b通过提供另外的步骤来提供对器件的过擦除保护。具体地，参见图3b，在步骤335，wl、bl、pl和sub线返回到它们的预定初始状态，例如0v。在步骤340，检查擦除状态目标，该擦除状态目标指示已经擦除了多少存储器。如果满足擦除状态目标，即，因为100％擦除而发生“是”，则擦除操作300b在步骤345完成。然而，如果不满足擦除状态目标，即，选择“否”响应，则擦除操作300b再次开始步骤305b-320b。对于用于其他单元的这些后续编程/擦除循环不满足目标，在步骤330b，如果相应单元已经满足目标，则不存在bl的放电。更具体地，本文描述的结构和方法包括将目标列的位线放电到0v的第二低电压，使得释放晶体管的高k电介质中的被捕获的电荷中的被捕获的电子。以此方式，本文描述的结构和方法包括使能包括多个擦除循环的过擦除保护，每个循环包括：在使wl保持在0v的同时启用bl的浮置之后，升高pl、升高sub线和将目标列的bl放电到0v的第二低电压、使wl、bl、pl和sub线返回到预定的初始状态；以及检查器件(即，ctt存储器结构100)的擦除状态。

在步骤340，如果所有单元都满足擦除状态目标，则方法在步骤345完成，将所有电压wl、bl、pl和subl返回到初始状态，例如0v。然而，如果不满足擦除状态目标，则擦除操作300b再次开始，直到要擦除的所有单元都满足擦除状态目标。一旦关于所有的擦除单元满足擦除状态目标，则方法在步骤345完成。可以通过自加热电路210控制向wl、bl、pl和sub线施加电压。

图4a和4b示出了编程/擦除循环的结果。具体地，图4a示出了使用由部分擦除产生的常规方法(仅负电压擦除方法)的问题。更具体地，线400a表示编程后器件阈值电压，而线410a表示擦除后器件阈值电压。如图4a所示，存储器窗口(线410a和作为线400a上的第一点的参考阈值电压之间的空间)随着执行后续编程/擦除循环而继续减小。具体地，存储器窗口继续减小，因为存储器的每个部分擦除(欠擦除)导致在线410a中表示的擦除后器件阈值电压在每个后续循环之后增加。每个循环之后的欠擦除导致后续循环中的过度编程(即，编程后器件阈值电压的增加)，并且擦除后和编程后器件阈值电压的“向上走”将继续导致存储器窗口缩小，直到最终在线410a中表示的擦除后器件阈值电压等于或大于作为线400a上的第一点的参考阈值电压，即，直到存储器窗口完全塌陷。这将阻止在编程的和擦除的器件之间区分的能力，从而导致过早失效。

图4b示出了由本文描述的结构和方法提供的完全擦除(即，100％擦除)的益处。更具体地，线400b表示编程后器件阈值电压，而线410b表示擦除后器件阈值电压。如图4b所示，线400b、410b之间的窗口保持平坦，表明擦除后器件阈值电压没有“向上走”。这允许器件的耐久性增加到大于1000x的编程/擦除循环。

到目前为止的讨论是使能100％擦除，这需要将ctt存储器特性返回到初始点(在第一编程之前)。图5a示出了在擦除操作期间使用固定的编程后vth然后进行100％vth恢复来循环的ctt存储器器件的预编程和擦除后vth值以及编程后vth值。如图所示，由于制造中的自然分布，单元a、b、c、d最初具有不同的vth。编程操作包括具有目标vth的重写保护，从而在编程操作之后产生几乎相等的vth值。擦除操作释放所有被捕获的电荷，从而将vth恢复到初始值。然而，这种100％恢复可能不是必需的，因为改善编程/擦除循环耐久性的关键不是返回到初始点，而是在随后的编程和擦除循环期间返回到相同点。因此，可选地，擦除后vth可以高于初始预编程状态，以补偿多个单元的初始操作点偏移。该偏移消除可以是更有利的方法，其可以通过在擦除操作300b中的步骤340中具有固定的擦除目标(而不是100％的擦除目标)来实现。

图5b示出了使用固定的擦除后vth目标的具有预编程vth值(其具有偏移消除)的擦除操作。擦除操作释放被捕获的电荷，直到满足目标擦除后vth值，导致将vth恢复到所有单元的目标值。以这种方式，与100％擦除方法相反，对于所有单元，所有编程后和擦除后vth值相等。图5c示出了具有预编程vth值的附加方法，其中目标编程后和擦除后vth值被动态地改变而不是如图5a和5b中所示的示例的情况那样被固定。通过使用这种方法，进一步优化编程和擦除操作是可能的。例如，在制造测试期间，可以使用更高的用于信号裕度的目标，然后可以减少该目标以进行现场操作。目标信号裕度的减少可以导致提高的可靠性和耐久性。

如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。