非挥发性存储器读数据速度的校准电路和校准方法
【技术领域】
[0001] 本发明涉及半导体集成电路设计及测试领域，特别是涉及一种校准非挥发性存储 器（NVM)读数据速度的电路，本发明还涉及一种非挥发性存储器读数据速度的校准方法。
【背景技术】
[0002] 现有如下校准（trimming)NVM读速度的方法：
[0003] 使用内建自测电路（BIST)读数据命令，调节测试时钟频率，将数据读出到测试 机，比较并检查数据是否正确。
[0004] 使用BIST棋盘（checkerboard)命令，向非挥发性存储器写入数据55H或aaH，设 置BISTcheckerboard条件并调节测试机频率，待比较数据完成之后看是否checkerboard 成功。
[0005] 如图1所示，是现有非挥发性存储器读数据测试方法的信号图；这种测试方法通 过测试机时钟TCK的上升沿产生读数据时钟信号ACLK，如图1中虚线（1)和（3)所示，并 在TCK的上升沿采样读出数据，如图1中虚线（2)所示。通过调整TCK的频率调整数据采 样的位置，也就是虚线（2)的位置，满足NVM的地址存取时间（Taa)的规格范围（spec)的 要求。
[0006] 现有测试方法的缺点是：在图1中虚线（2)所示的位置读NVM，触发器会在数据 Dout变化的时候采样Dout的数据，造成触发器建立（setup)时间不够，不可避免会产生亚 稳态现象，可能导致其他数字电路不能正常的工作。
【发明内容】
[0007] 本发明所要解决的技术问题是提供一种校准非挥发性存储器读数据速度的电路， 能避免亚稳态所带来的问题。为此，本发明还提供一种非挥发性存储器读数据速度的校准 方法。
[0008] 为解决上述技术问题，本发明提供的非挥发性存储器读数据速度的校准电路，包 括：二个D触发器、一个RS触发器和一个数据逻辑处理单元。
[0009] 两个所述D触发器的时钟端都连接读数据时钟信号，两个所述D触发器中的第一 个D触发器的Q端通过一个反相器连接到D端，第二个D触发器的D端连接所述数据逻辑 处理单元的输出端、Q端连接到所述RS触发器的S端。
[0010] 所述数据逻辑处理单元的输入端通过一切换开关组连接非挥发性存储器并用于 从所述非挥发性存储器读取校准用的数据，通过所述读数据时钟信号改变所述非挥发性存 储器的读取地址，并通过调整所述读数据时钟信号的周期控制所述非挥发性存储器的读取 速度。
[0011] 所述第一个D触发器的Q端还连接到所述切换开关组的控制端。
[0012] 所述校准用的数据包括第一数据和第二数据，所述第一数据和所述第二数据的各 位互相反相；所述第一个D触发器的Q端在所述读数据时钟信号的上升沿取反并使得所述 切换开关组产生切换，所述切换开关组使得所述数据逻辑处理单元的输入端和所述非挥发 性存储器的输出端的连接关系在两种状态下切换，在第一种状态下所述数据逻辑处理单元 读取所述第一数据，在第二种状态下所述数据逻辑处理单元读取所述第二数据；当所述读 数据时钟信号频率小于所述非挥发性存储器的最大读取速度时，在所述第一种状态下和在 所述第二种状态下的所述数据逻辑处理单元的输出端保持输出逻辑1，当所述读数据时钟 信号频率大于所述非挥发性存储器的最大读取速度时，在所述第一种状态下和在所述第二 种状态下的所述数据逻辑处理单元的输出端输出逻辑0 ;
[0013] 所述RS触发器的R端连接使能信号，所述使能信号为逻辑0时，所述RS触发器的 S端连接电源电压、Q端输出初始逻辑0。
[0014] 所述使能信号为逻辑1时，所述校准电路启动，所述数据逻辑处理单元依次读取 所述第一数据和所述第二数据，在当所述读数据时钟信号频率处于小于所述非挥发性存储 器的最大读取速度的范围内时，所述RS触发器的S端为逻辑1、Q端逻辑值保持为逻辑0 ; 在当所述读数据时钟信号频率处于大于所述非挥发性存储器的最大读取速度的范围内时， 所述RS触发器的S端为逻辑0、Q端置位为逻辑1。
[0015] 进一步的改进是，所述数据逻辑处理单元包括一个第一与门、多个第二与门，所述 切换开关组由多个第一切换开关组成。
[0016] 所述第一与门的输出端作为所述数据逻辑处理单元的输出端，所述第一与门的输 入端的数量、所述第二与门的数量和所述第一切换开关的数量相同，各所述第二与门的输 出端分别连接到所述第一与门的一个输入端。
[0017] 各所述第二与门包括两个输入端，第一输入端取输入信号的同相信号输入到所述 第二与门、第二输入端取输入信号的反相信号输入到所述第二与门。
[0018] 各所述第二与门的两个输入端分别通过一个所述第一切换开关和所述非挥发性 存储器输出的两位数据信号连接、且和各所述第二与门相连的两位数字信号互为反相；各 所述第二与门所对应的所述第一切换开关在所述第一个D触发器的Q端输出的切换信号的 控制下使对应的两位数据信号和两个输入端的连接关系切换，通过所述第一切换开关的切 换使两位数字信号的逻辑值1输入到对应的所述第二与门的第一输入端、逻辑值〇输入到 对应的所述第二与门的第二输入端。
[0019] 由各所述第二与门的输入端组合形成所述数据逻辑处理单元的输入端。
[0020] 进一步的改进是，所述校准电路还包括一个数据选择器，所述数据选择器的一个 输入端连接所述第二个D触发器的Q端，所述数据选择器的另一个输入端连接电源电压，所 述数据选择器的输出端连接到所述RS触发器的S端，所述使能信号连接到所述数据选择器 的控制端。
[0021] 进一步的改进是，通过改变所述读数据时钟信号的频率来改变所述非挥发性存储 器输出数据的采样时间，并寻找到所述最大读取速度实现所述非挥发性存储器的读数据速 度的校准。
[0022] 为解决上述技术问题，本发明提供的非挥发性存储器读数据速度的校准方法，包 括如下步骤：
[0023]步骤一、在所述非挥发性存储器中写入所述第一数据和所述第二数据。
[0024]步骤二、所述使能信号设置为逻辑0使所述RS触发器赋初值从而在Q端输出逻辑 0〇
[0025] 步骤三、所述使能信号设置为逻辑1使所述校准电路开始工作。
[0026] 步骤四、在给定频率的所述读数据时钟信号的控制下所述校准电路进行校准工 作：所述数据逻辑处理单元的输入端通过所述切换开关组连接所述非挥发性存储器并从所 述非挥发性存储器依次读取所述第一数据和所述第二数据，通过所述读数据时钟信号改变 所述非挥发性存储器的读取地址并通过调整所述读数据时钟信号的周期控制所述非挥发 性存储器的读取速度；所述第一个D触发器的Q端在所述读数据时钟信号的上升沿取反并 使得所述切换开关组产生切换并使得所述数据逻辑处理单元的输入端和所述非挥发性存 储器的输出端的连接关系依次在两种状态下切换。
[0027] 步骤五、读取所述RS触发器的Q端的输出值，当所述RS触发器的Q端的输出值保 持为逻辑〇时，所述非挥发性存储器的读取速度为正常值，当所述RS触发器的Q端的输出 值置位为逻辑1时，所述非挥发性存储器的读取速度为非正常值。
[0028] 步骤六、根据所读取的所述RS触发器的Q端的输出值调整所述读数据时钟信号的 频率值并返回到步骤三进行重新校准直至寻找到所述读取速度最大值；调整所述读数据时 钟信号的频率值的方法为：当所述非挥发性存储器的读取速度为正常值时，增加所述读数 据时钟信号的频率；当所述非挥发性存储器的读取速度为非正常值时，减少所述读数据时 钟信号的频率。
[0029] 本发明能避免异步电路亚稳态带来的问题：
[0030] 本发明第二个D触发器的输入端即D端可能出现建立时间（setup)不够的情况， 但在实际电路中，单比特的数据经过第二个D触发器和RS触发器两级触发器之后，亚稳态 及其影响基本可以消除。
[0031] 本发明电路相对独立，通过使能信号使能开始工作，可能产生亚稳态的第二个D 触发器的输出信号不会用于其它部分的电路控制，即使亚稳态情况出现，不会导致其它电 路不能正常工作；待本发明电路重新使能，本发明电路能重新工作。
[0032] 本发明校准电路面积小，且操作简单。
【附图说明】
[0033] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0034]图1是现有非挥发性存储器读数据测试方法的信号图；
[0035] 图2是本发明实施例校准电路图；
[0036] 图3是本发明较佳实施例校准电路图；
[0037] 图4是本发明实施例非挥发性存储器的地址产生电路图；
[0038] 图5是RS触发器的示意图。
【具体实施方式】
[0039] 如图2所示，是本发明实施例校准电路图；本发明实施例非挥发性存储器读数据 速度的校准电路包括：二个D触发器1和2、一个RS触发器3和一个数据逻辑处理单元4。
[0040] 两个所述D触发器1和2的时钟端都连接读数据时钟信号ACLK，两个所述D触发 器中的第一个D触发器1的Q端通过一个反相器6连接到D端，第二个D触发器2的D端 连接所述数据逻辑处理单元4的输出端、Q端连接到所述RS触发器3的S端。较佳选择为， 所述读数据时钟信号ACLK由BIST或外部其它逻辑电路产生。
[0041] 所述数据逻辑处理单元4的输入端通过一切换开关组5连接非挥发性存储器并 用于从所述非挥发性存储器读取校准用的数据D0UT，通过所述读数据时钟信号ACLK改变 所述非挥发性存储器的读取地址并通过调整所述读数据时钟信号的周期控制所述非挥发 性存储器的读取速度。如图4所示，是本发明实施例非挥发性存储器的地址产生电路图， 在所述读数据时