半导体装置的制造方法
【技术领域】
[0001] 本发明涉及一种半导体装置，特别是涉及一种构成为单独体的芯片的系统单芯片 (system on chip)器件或可重构半导体装置。
【背景技术】
[0002] 伴随LSI (Large Scale Integration，大规模集成电路）的集成度提高，可实现 构成为在娃上构成系统的芯片的微型计算机（microcomputer)即被称为SoC(System on Chip，系统单芯片）的LSI。在SoC中，多数情况下在芯片内部搭载存储器，所搭载的存储器 的存储容量逐年增大。
[0003] 实现为SoC且为了特定的用途而设计、制造的ASIC(Application Specific Integrated Circuit，专用集成电路）存在为了减少耗电而进行被称为电压岛（voltage island)的省电设计的情况。在电压岛中，可将ASIC内的电路分割成多个模块，控制电源 栅极（power gate)电路，而针对所分割的各个模块独立地对电源进行接通/断开切换。而 且，通过切断（断开）未使用的模块的电源，可消除该模块的泄漏电流（leak current)。如 果使用该技术，那么可将不需要的大部分电路的电源断开，因此可将ASIC的泄漏电流抑制 为最小限度。
【背景技术】 [0004] 文献
[0005] 专利文献
[0006] 专利文献1 :日本专利特开2006-172335号公报
【发明内容】
[0007] [发明要解决的问题]
[0008] 如上所述，在SoC内部，通过停止对未使用的模块供给电源而抑制电力消耗。但 是，在SRAM (Static Random Access Memory，静态随机存取存储器）的情况下，如果将电源 断开，那么所保持的数据会消失，因此当CPU(Centoral Processing Unit，中央处理器）进 行存取时，使同步SRAM的电压上升而进行存取，当CPU未进行存取时，使同步SRAM的电压 降低至可保持缓存（cache)内容的保留电平。
[0009] 为了抑制这种电力消耗，而导入电源栅极电路，在无存取的情况下，使电源断开以 谋求省电化，但通常在有存取的情况下，电源保持接通的状态。总之，在【背景技术】中，为了降 低耗电，必须由CPU进行复杂的控制。
[0010] 而且，高速缓冲存储器中所使用的SRAM是使用同步SRAM。由于地址线或各种控制 信号与时钟信号同步地动作，因此同步SRAM是根据时钟信号来选择字线（word line)中的 任一个。另一方面，与时钟信号非同步地动作的非同步SRAM即使在无时钟的情况下，字线 仍有效，因此与同步SRAM相比，耗电较大。进而，如果对进行管线（pipeline)处理的CPU 的高速缓冲存储器使用非同步SRAM，那么无法在特定的周期内进行数据读出，而发生管线 暂停（pipeline stall)，因此未采用非同步SRAM。
[0011] 为了解决所述问题，本发明的一实施方式的目的在于，利用与处理器所同步的时 钟非同步地使字线有效的存储部，抑制系统单芯片器件的耗电。
[0012] [解决问题的技术手段]
[0013] 解决所述问题的实施方式是作为如以下项目组所示的系统单芯片器件而实现。
[0014] 1. 一种系统单芯片器件，其特征在于具备：
[0015] 处理器，与时钟同步地执行运算处理；
[0016] 存储部，与所述时钟非同步地动作；以及
[0017] 地址转换检测部，检测从所述处理器输出到所述存储部的地址的转换；且
[0018] 所述地址转换检测部当检测出所述地址的转换时，使所述非同步地动作的存储部 的字线有效。
[0019] 2.根据权利要求1所述的系统单芯片器件，其中所述存储部当检测出所述地址的 转换时，根据所述地址产生时钟，所述存储部是与所述产生的时钟同步地使所述字线有效。
[0020] 3.根据项目1或2所述的系统单芯片器件，其中所述存储部具有锁存部，
[0021] 所述地址转换检测部当未检测出所述地址的转换时，所述存储部将保持于所述锁 存部的数据输出到所述处理器。
[0022] 4.根据项目1至3中任一项所述的系统，其具有多个所述存储部，且该存储部各自 具备地址转换检测部。
[0023] 5.根据项目1至4中任一项所述的系统单芯片器件，其中所述存储部是根据构成 数据而构成逻辑电路的可编程逻辑器件，且具有存储器用地址线及数据输出线。
[0024] 6.根据项目1至5中任一项所述的系统单芯片器件，其中所述存储部是构成为： 存储用来将由多条地址线特定出的输入值的逻辑运算输出到数据线的真值表数据，且作为 逻辑电路动作；及/或，存储用来将由某一条地址线特定出的输入值输出到连接于另一存 储部的地址线的数据线的真值表数据，且作为连接电路动作；且
[0025] 所述存储部具有第一及第二存储元单元；
[0026] 所述第一存储元单元连接于向所述存储部输入的多条地址线的一部分；
[0027] 所述第二存储元单元连接于向所述存储部输入的多条地址线的另一部分。
[0028] 7.根据项目6所述的系统单芯片器件，其中所述第一及第二存储元单元是存储真 值表数据，且作为连接电路动作，所述真值表数据是用来对从第一方向的地址输入向所述 第一方向进行数据输出，或者对从与所述第一方向相反的第二方向的地址输入向所述第二 方向进行数据输出。
[0029] 8.根据项目6所述的系统单芯片器件，其中所述第一及第二存储元单元是存储用 来对从所述第一方向的地址输入向所述第二方向进行数据输出的真值表数据，且作为连接 电路动作。
[0030] 9.根据项目6所述的系统单芯片器件，其中将从所述存储部输出的多条数据线分 开输出到其他两个所述存储部。
[0031] [发明的效果]
[0032] 本发明的一实施方式可利用与处理器同步地动作的时钟非同步的存储部来抑制 系统单芯片器件的耗电。
【附图说明】
[0033] 图1是表示第一实施方式的SoC的构成例的图。
[0034] 图2是表不尚速缓冲存储器的电路图。
[0035] 图3是本实施方式的地址转换检测部的电路图。
[0036] 图4是图3所示的地址转换检测的信号的时序图。
[0037] 图5是将MRLD用作高速缓冲存储器的SoC的一个示例。
[0038] 图6A是表示本实施方式的半导体装置的整体构成的第一例的图。
[0039] 图6B是表示MLUT阵列的一个示例的图。
[0040] 图7是表示MLUT的一个示例的图。
[0041 ] 图8是表示作为逻辑电路动作的MLUT的一个示例的图。
[0042] 图9是表不图8所不的逻辑电路的真值表的图。
[0043] 图10是表示作为连接要素动作的MLUT的一个示例的图。
[0044] 图11是表示图10所示的连接要素的真值表的图。
[0045] 图12是表示利用具有4个AD对的MLUT来实现的连接要素的一个示例的图。
[0046] 图13是表示1个MLUT作为逻辑要素及连接要素动作的一个示例的图。
[0047] 图14表示图14所示的逻辑要素及连接要素的真值表。
[0048] 图15是表示利用具有AD对的MLUT来实现的逻辑动作及连接要素的一个示例的 图。
[0049] 图16是概略性地表示横向堆积包含两个存储元单元的MLUT而构成的MLUT的图。
[0050] 图17是表示使用有大容量存储器的MLUT的一个示例的图。
[0051] 图18是表示图17所示的MLUT的电路例的图。
[0052] 图19是说明使用有图17所示的MLUT的MRLD的图。
[0053] 图20是表示外部系统与MRLD的连接一例的概念图。
[0054] 图21是表示第二实施方式的可进行同步非同步切换的MLUT的电路例的图。
[0055] 图22是表示信息处理装置的硬件构成的一个示例。
【具体实施方式】
[0056] 以下，参照附图，作为半导体装置的第一实施方式，对系统单芯片器件进行说明， 其次，作为半导体装置的第二实施方式，对可重构半导体装置进行说明。
[0057] 第一实施方式系统单芯片器件
[0058] [l]SoC
[0059] 图1是表示本实施方式的SoC的构成例的图。作为图1所示的系统单芯片器件 的SoClO例如具备作为CPU的处理器200、SRAM300及地址转换检测部100。对处理器200 及高速缓冲存储器300,从SoClO整体的电源VDD直接供给电力。而且，对处理器200供给 系统时钟，处理器200包含与时钟同步地对管线处理执行运算处理的至少一个处理器核心 210及Ll缓存220,且是针对每一处理器核心包含Ll缓存220。Ll缓存220是最接近相关 的处理器核心而设置的相对较小的存储器缓存，且以将对命令及数据的高速存取赋予至相 关的处理器核心210的方式构成。
[0060] 在管线方式中，处理器具有实现其功能的多条管线（命令控制管线、运算管线、分 支控制管线等）。而且，各管线分别被分割为多个阶段（stage)。各阶段包含实现特定步骤 的电路单元，且以在动作频率的倒数即被称为周期时间的期间内，使被分配至各阶段的特 定步骤结束的方式动作。而且，先前步骤的阶段的输出信号例如被用作后续步骤的阶段的 输入信号。
[0061] 处理器200也可以还包含至少一个L2缓存250。L2缓存250构成为，与Ll缓存 220相比相对较大，且与一个或多个Ll缓存建立关联，对已建立关联的一个或多个Ll缓存 供给数据。例如，处理器核心210向L2缓存250请求未包含于该关联的Ll缓存中的数据。 因此，由处理器核心210请求的数据是从L2缓存250进行检索，并保存至与处理器核心210 相关的Ll缓存。在本发明的一实施例中，Ll缓存210及L2缓存220也可以是以SRAM为 基础的装置。
[0062] 在L2缓存250中发生缓存未命中的情况下，由处理器核心210请求的数据可从高 速缓冲存储器300检索。在图1中，高速缓冲存储器300为L3缓存，但在无 L2缓存250的 处理器200中，高速缓冲存储器300相当于L2缓存。L3缓存300与Ll缓存220及L2缓存 250相比相对较大。图1中表示出单一的L3缓存300,但也可以安装多个L3缓存300。
[0063] Ll缓存210既可与多个L2缓存250建立关联，也可构成为与相关的L2缓存250 交换数据。一个或多个高等级的缓存、例如L4缓存也可以包含在SoClO中。也可以使各高 等级的缓存与低一等级的一个或多个缓存建立关联。
[0064] 此外，图1中将L3缓存300的数量表示为一个，但也可以是多个。
[0065] [2]高速缓冲存储器
[0066] 图2是表示高速缓冲存储器的电路图。高速缓冲存储器300是与时钟非同步地动 作的存储器，例如为SRAM。高速缓冲存储器300具有地址转换检测部100、存储元302、传感 放大器303、锁存部304、解码器305及比较电路306。
[0067] 高速缓冲存储器300是在解码器305的前段具有地址转换检测部100。地址转换 检测部100-接收地址信号，便会产生时钟（atd_clk)。而且，构成为，当地址转换检测部 100检测出地址转换时，解码器305与时钟同步地动作。当地址转换检测部100未检测出地 址转换时，所要产生的时钟（atd_clk)并未产生，高速缓冲存储器300未动作，从而可削减 电力。在此情况下，根据来自处理器200的时钟，将被保持于