元单元，与时钟信号同步地动作；
[0145] 第三地址解码器，将地址信号进行解码，并将解码信号输出到所述第三存储元单 元；以及
[0146] 第四地址解码器，将地址信号进行解码，并将解码信号输出到所述第四存储元单 元；且该可重构半导体装置构成为：
[0147] 所述第三存储元单元是与所述内部时钟信号同步地动作，所述第四存储元单元是 与所述系统时钟信号同步地动作；且
[0148] 所述第一及第二地址解码器是将从所述多条地址线的一部分输入的地址进行解 码；
[0149] 所述第三及第四地址解码器是将从所述多条地址线的另一部分输入的地址进行 解码。
[0150] 4.根据项目1至3中任一项所述的可重构半导体装置，其中所述存储元单元是存 储构成配线要素及/或逻辑要素的真值表数据，并作为多查找表动作。
[0151] 5.根据项目4所述的可重构，其存储以不产生跨及所述第一及第三存储元单元的 逻辑运算作为禁止逻辑的方式构成的真值表数据。
[0152] 6. -种可重构半导体装置的控制方法，其特征在于：
[0153] 所述半导体装置是
[0154] 具备相互以地址线或数据线连接的多个逻辑部；且
[0155] 所述各逻辑部具备：
[0156] 多条地址线；
[0157] 多条数据线；
[0158] 时钟信号线，接收系统时钟信号；
[0159] 第一地址解码器；
[0160] 第二地址解码器；
[0161] 第一存储元单元，具有多个存储元，且与时钟信号同步地动作；
[0162] 第二存储元单元，具有多个存储元，且与时钟信号同步地动作；以及
[0163] 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内 部时钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且
[0164] 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第一 存储元单元；
[0165] 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第二 存储元单元；
[0166] 所述第一存储元单元是与所述内部时钟信号同步地动作；
[0167] 所述第二存储元单元是与所述系统时钟信号同步地动作。
[0168] 7.根据项目6所述的可重构半导体装置的控制方法，其构成为，连接于所述第一 存储元单元的数据线与连接于所述第二存储元单元的数据线相互连接，并输出逻辑和；以 及
[0169] 在不使用任何一个存储元单元的情况下，对该未使用的存储元单元全部写入0。
[0170] 8.根据项目6或7所述的可重构半导体装置的控制方法，其中该可重构半导体装 置还具备：
[0171] 第三及第四存储元单元，与时钟信号同步地动作；
[0172] 第三地址解码器，将地址信号进行解码，并将解码信号输出到所述第三存储元单 元；以及
[0173] 第四地址解码器，将地址信号进行解码，并将解码信号输出到所述第四存储元单 元；且
[0174] 所述第三存储元单元是与所述内部时钟信号同步地动作，所述第四存储元单元是 与所述系统时钟信号同步地动作；且
[0175] 所述第一及第二地址解码器是将从所述多条地址线的一部分输入的地址进行解 码；
[0176] 所述第三及第四地址解码器是将从所述多条地址线的另一部分输入的地址进行 解码。
[0177] 9.根据项目6至8中任一项所述的可重构半导体装置，其中所述存储元单元存储 构成配线要素及/或逻辑要素的真值表数据，并作为多查找表动作。
[0178] 10. -种程序，用来控制可重构半导体装置，其特征在于：
[0179] 所述半导体装置是
[0180] 具备相互以地址线或数据线连接的多个逻辑部；且
[0181] 所述各逻辑部具备：
[0182] 多条地址线；
[0183] 多条数据线；
[0184] 时钟信号线，接收系统时钟信号；
[0185] 第一地址解码器；
[0186] 第二地址解码器；
[0187] 第一存储元单元，具有多个存储元，且与时钟信号同步地动作；
[0188] 第二存储元单元，具有多个存储元，且与时钟信号同步地动作；以及
[0189] 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内 部时钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且
[0190] 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第一 存储元单元；
[0191] 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第二 存储元单元；
[0192] 所述第一存储元单元是与所述内部时钟信号同步地动作，
[0193] 所述第二存储元单元是与所述系统时钟信号同步地动作；
[0194] 连接于所述第一存储元单元的数据线与连接于所述第二存储元单元的数据线相 互连接，并输出逻辑和；
[0195] 所述第一及第二存储元单元分别存储由真值表数据构成的程序，并构成为逻辑要 素及/或连接要素；且
[0196] 该程序使所述第一或第二存储元单元执行如下处理：
[0197] 将存储在由在一边连接的所述地址线特定出的存储元的值的逻辑运算输出到在 与所述一边相反一侧连接的数据线，并作为逻辑电路动作；
[0198] 在不使用任何一个存储元单元的情况下，以对该未使用的存储元单元全部输出0 的方式动作。
[0199] 11. -种存储媒体，存储根据项目10所述的程序。
[0200] 以下，使用附图，对可重构半导体装置进行说明。
[0201] 1.可重构半导体装置
[0202] 作为第二实施方式的可重构半导体装置包含MLUT，但此处说明的MLUT为双向配 置MLUT，具有与图16及图17中所说明的MLUT相同的功能构成。但是，与所述双向配置 MLUT不同，具备同步动作用的存储元单元及非同步动作用的存储元单元。同步动作用的存 储元单元或非同步动作用的存储元单元构成对，但作为逻辑要素及/或连接要素动作的存 储元单元为任一个。利用线或（wired 0R)连接或者OR(或）电路将两者的数据输出连接， 因此在不动作的存储元单元中，全部存储" 0 "的数据。
[0203] 图21是表示可进行同步非同步切换的MLUT的电路例的图。图21所示的MLUT30 具有存储元单元31A~31D、地址解码器IlA~llD、I/0(输入输出）缓冲器13A~13D、选 择电路32A~32D、数据选择电路33、地址转换检测部35及选择电路36。地址转换检测部 35包含ATD (Address Transition Detector，地址转换检测器）电路，将与时钟一并发送的 逻辑地址与前一次发送的逻辑地址进行比较，以检测地址转换。地址转换检测部35与图3 所示的地址转换检测部相同。
[0204] I. 1信号线
[0205] 在下述表1中说明图21所示的信号线。
[0206] [表 1]
[0207；
[0208] I. 2同步/非同步存储元单元
[0209] 存储元单元31A~31D为同步SRAM。存储元单元31A~31D分别存储用来向左方 向及右方向连接的真值表数据。存储元单元31B及31D是与系统时钟同步地动作。另一方 面，存储元单元31A及31C是与下述地址转换电路35所产生的ATD产生时钟（也称为"内 部时钟信号"）同步地动作，因此相对于时钟（系统时钟）非同步地动作。ATD产生时钟与 系统时钟信号相比以高频率动作，因此存储元单元31A、31C是从MLUT30外部看似进行非同 步动作，由此提供非同步的功能。
[0210] 除同步的功能要件以外，存储元单元31A及31C具有与图18及图19所示的存储 元单元31A及31B相同的功能。存储元单元31B及31D也相同。
[0211] 地址解码器IlA及IlB均对从左侧输入的地址AO~A3进行解码，并将解码信号 分别输出到存储元单元31A及31B，使存储元单元31A及31B的字线有效。
[0212] 地址解码器IlC及IlD是对从右侧输入的地址A4~A7进行解码，并将解码信号 分别输出到存储元单元31C及31D，使存储元单元31C及31D的字线有效。
[0213] 而且，地址解码器IlA及IlC是对SRAM地址非同步信号（sram_address (async)) 进行解码，地址解码器IlA及IlC是对SRAM地址同步信号（sram_address(sync))进行解 码，将由解码信号特定出的存储元单元的字线激活。
[0214] 图21所示的例中，各存储元单元为16word (字符）x8bit (比特）的存储器块。关 于存储元单元31A及31B，16word X 8bit X 2可以同步模式使用，16word X 8bit X 2可以 非同步模式使用。同步与非同步无法同时动作，例如在同步动作存储元单元写入逻辑数据 的情况下，必须对非同步动作存储元单元全部写入"0"。
[0215] 此外，存储元单元的数据输出如图所示，可设为线OR(或），也可设置OR逻辑电路。
[0216] 1.3选择电路
[0217] 将选择电路的选择条件示于以下的表中。
[0218] [表 3]
[0219] * mlctrl = 0/· 1 :逻辑模式/config (配置）模式
[0220] sram_ck
[0224] *以reset (复位）=0读取所有SRAM的address (地址）=0,暂时确定输出
[0225] sram-address
[0227] 选择电路32A~32D是选择非同步动作用的存储元单元3IA及31C、或同步动作用 的存储元单元3IB及3ID的动作的电路。
[0228] 选择电路32A是当根据选择信号（Select)选择非同步动作时，选择由地址转换电 路35所产生的ATD Iad锁存器地址（图3所示的S11)，并作为SRAM地址非同步信号（sram_ address (async))输出。在未选择非同步动作的情况下，直接输出逻辑地址。
[0229] 选择电路32B是当根据选择信号（Select)选择非同步动作时，选择并输出由地址 转换电路35所产生的ATD产生时钟。在未选择非同步动作的情况下，直接输出时钟。
[0230] 选择电路32C是当根据选择信号（Select)选择非同步动作时，选择并输出由地址 转换电路35所产生的ATD产生芯片选择。在未选择非同步动作的情况下，直接输出SRAM 芯片使能。
[0231] 选择电路32D是当根据选择信号（Select)选择同步动作时，直接输出逻辑地址。
[0232] 1. 4禁止逻辑
[0233] 而且，作为存储器分割的特性，有禁止逻辑构成。使用表2所示的两个真值表，说 明禁止逻辑的必要性。
[0234][表 2]
[0236] 真值表1中，表示使用A0、A1构成AND电路且输出到DO的真值表。真值表2中，表 示使用A0、A4构成AND电路且输出到DO的真值表。真值表1时的逻辑可仅利用使用A3-A0 的存储元单元31A进行逻辑运算，因此如果对另一存储元单元写入"0"，那么通过OR运算， 不会受到另一存储元单元的输出值的影响，因此不会产生禁止逻辑的问题。
[0237] 另一方面，在真值表2的逻辑的情况下，使用A3-A0的存储元单元无法进行c、d的 识别。使用A7-A4的SRAM无法进行b、d的识别。如此，跨及两个存储元单元的