锁存部304的数据输出到处理 器 200。
[0068] 当地址转换检测部100检测地址转换时，地址转换检测部100输出芯片使能信号 (atd_ce)的信号电平"Low"，且输入时钟（atd_clk)，字线仅在其Hi的期间内有效，因此解 码器305对地址（atd_ad)进行解码，将由该解码信号特定出的字线激活。连接于激活字线 的存储元使未图示的列线（column line)的电位变化。传感放大器303是通过检测使列线 的电位变化放大的信号，而将比特保持于锁存部304。
[0069] 比较电路306是将从传感放大器303输出的标签与实体地址的标签进行比较。如 果两个标签一致（以下称为"缓存命中")，那么根据与时钟（atd_clk)同步的解码器305的 输出，锁存部305中所保持的数据被输出到处理器200。如果标签不一致（以下称为"缓存 未命中"），那么将缓存未命中信号输出到处理器200。
[0070] 此外，以时钟的输入比解码器305的输出延迟的方式，将地址及时钟输出到高速 缓冲存储器300。该时序是在下文用图4进行叙述。
[0071] 此外，图2表示出一个高速缓冲存储器300,但该高速缓冲存储器300也可以存在 多个。当存在多个高速缓冲存储器300时，从处理器200供给的地址被供给至多个高速缓 冲存储器300,且缓存命中的高速缓冲存储器300将利用地址特定出的数据输出到处理器 200 〇
[0072] [3]地址转换检测部
[0073] 图3是本实施方式的地址转换检测部的电路图。图2所示的地址转换检测部100 具有否定逻辑和（NOR)电路110A、110B、逻辑和（OR)电路120、排他性逻辑和（EOR)电路 130、延迟电路140A~140C、触发器（FF) 150、反相器160B及D锁存器170。
[0074] 图4是图3所示的地址转换检测的信号的时序图。以下，说明图3及图4,对地址 转换检测的电路动作进行说明。
[0075] 信号Sl是从处理器输出的地址输入信号。信号S2是D锁存器的输出。D锁存器 170是当信号Sl存在变化时以在固定期间内不发生变化的方式进行锁存。其原因在于，因 噪声等而忽视后续的地址转换。
[0076] 信号S3是从D锁存器170输出的延迟信号。如图3所示，延迟信号是利用上升及 下降而制作时钟，为了产生信号S4的时钟宽度，利用延迟电路140B使其延迟。
[0077] 作为时钟信号而产生的信号S4检测变化，并从E0R130输出。E0R130中，由于被输 入延迟电路140B的输入及输出，因此当两者的信号电平不同时，输出信号电平"High"。由 此，可检测出地址转换。图4所示的S4的时间Tl表示从逻辑地址的变化检测至FF取入为 止的时间，时间T2表示从逻辑地址变化检测至存储元单元读出为止的时间。
[0078] OR电路120中，与信号S4 -并输入另一地址转换的信号，且输出OR运算值。OR 电路120的输出是利用延迟电路140C而延迟，且输出信号S5。
[0079] 信号S5是从延迟电路140C输出的延迟信号，等待LAT170的使能信号而输入时 钟。
[0080] 信号S6为信号S5的信号延长，且为使能信号的脉冲产生。NOR电路IlOA输出作 为信号S5与S6的NOR运算值的信号S7。而且，信号S7成为D锁存器170的使能信号。信 号S8是利用反相器160A使信号S5反转所得的信号，利用FF150而用作地址信号的锁存器 的时钟。信号S9被用作处于后段的存储部200的使能，信号SlO被用作存储部200的时钟 (atd_clk)，信号Sll被用作存储部200的地址。图4的信号SlO表示从逻辑地址的变化检 测至从存储器读出为止的时间。
[0081] 在如此进行处理器核心210的数据请求的情况下，具有该地址变化而产生时钟， 从而驱动存储器，因此存储器在需要时动作，在不需要时不驱动存储器，而可自主地实现低 耗电化。
[0082] [4]可重构的逻辑器件的利用
[0083] 将所述高速缓冲存储器用作可重构的器件是有效地使用半导体资源的优选例。
[0084] 将可重构的逻辑器件称为MRLD(Memory based Reconfigurable Logic Device，基 于存储器的可重构逻辑器件）（注册商标）。MRLD是与本发明申请人所开发的利用存储元单 元实现电路构成的"MPLD (Memory-based Programmable Logic Device，基于存储器的可编 程逻辑器件）"（注册商标）同样地，在各MLUT (Multi Look-Up-Table，多查找表）间不介 置配线要素而直接连接的方面共通，但在有效地活用作为存储器IPdnternet Protocol， 互联网协议）而供给的同步SRAM的功能的方面有区别。此外，虽然未图示，但在以下记载 中的MLUT中具备地址转换检测部，且即使为同步SRAM也非同步化。这与非同步化同时地， 对于不构成逻辑的区块未输入输入信号，而未发生地址转换，从而可削减电力。构成逻辑的 块由于被输入有输入信号，因此产生时钟，可输出特定的逻辑值。
[0085] 以下，按照4. IMRLD的整体构成、4. 2多向配置MLUT、4. 3MLUT的逻辑动作、4. 4双 向配置MLUT的顺序，对将MRLD应用于高速缓冲存储器的示例进行说明。
[0086] 图5是将MRLD用作高速缓冲存储器的SoC的一个示例。图5中表示出一个MRLD， 但也可以像图2所说明那样存在多个。
[0087] 4. IMRLD的整体构成
[0088] 图6A所示的20是MRLD的一个示例。MRLD20具有多个利用同步SRAM的MLUT30、 呈阵列状配置的MLUT阵列60、特定出MLUT30的存储器读出动作、写入动作的行解码器12 及列解码器14。
[0089] MLUT30包括同步SRAM。在存储器的存储元件中分别存储被视作真值表的数据，由 此，MLUT30进行作为逻辑要素或连接要素、或者逻辑要素及连接要素动作的逻辑动作。
[0090] 在MRLD20的逻辑动作中，使用以实线表示的逻辑用地址LA、及逻辑用数据LD的信 号。逻辑用地址LA被用作逻辑电路的输入信号。而且，逻辑用数据LD被用作逻辑电路的 输出信号。MLUT30的逻辑用地址LA与邻接的MLUT的逻辑动作用数据LD的数据线连接。
[0091] 通过MRLD20的逻辑动作来实现的逻辑是通过存储在MLUT30的真值表数据来实 现。若干个MLUT30是以作为AND (与）电路、加法器等的组合电路的逻辑要素的形式动作。 其他MLUT是作为将实现组合电路的MLUT30间连接的连接要素动作。用来使MLUT30实现 逻辑要素、及连接要素的真值表数据的重写是通过对存储器进行写入动作而完成。
[0092] MRLD20的写入动作是通过写入用地址AD及写入用数据WD来进行，读出动作是通 过写入用地址AD及读出用数据RD来进行。
[0093] 写入用地址AD是特定出MLUT30内的存储元的地址。写入用地址AD是基于m条信 号线特定出2的m次方的数η个存储元。行解码器12是经由m条信号线接收MLUT地址，并 且对MLUT地址进行解码，选择并特定出成为存储器动作的对象的MLUT30。存储器动作用地 址是在存储器的读出动作、写入动作这两者的情况下使用，经由m条信号线由行解码器12、 列解码器14进行解码，选择成为对象的存储元。此外，在本实施方式中，虽然在下文进行叙 述，但逻辑用动作地址LA的解码是利用MLUT内的解码器来进行。
[0094] 行解码器12是根据读出使能（read enable)信号re、写入使能（write enable) 信号we等控制信号，对写入用地址AD的m比特中的x比特进行解码，且对MLUT30输出解 码地址η。解码地址η被用作特定出MLUT30内的存储元的地址。
[0095] 列解码器14是对写入用地址AD的m比特中的y比特进行解码，且具有与行解码 器12相同的功能，而对MLUT30输出解码地址n，并且输入写入用数据WD的输出及读出用数 据RD。
[0096] 此外，在MLUT的阵列为s行t列的情况下，从MLUT阵列60将η X t比特的数据输 入到解码器12。此处，为了选择各行的每一行MLUT，行解码器输出〇行的re、we。也就是 说，O行相当于MLUT的S行。此处，通过使O比特中的仅1比特作用，可选择特定的存储元 的字线。而且，由于t个MLUT输出η比特的数据，因此可从MLUT阵列60选择nX t比特的 数据，且为了选择其中的1列而使用列解码器14。
[0097] 4. 2 多向配置 MLUT
[0098] 图6B是表示MLUT阵列的一个示例的图。如图所示，MLUT阵列60是将MLUT30呈 阵列状配置而成。关于用作MLUT30的存储器，地址线的宽度与数据线的宽度相等。如图6B 的右上，使地址线与数据线的各1比特成对而定义虚拟的双向线。在MRLD中将该虚拟的双 向线称为"AD对"。通过使用地址线的宽度与数据线的宽度为N比特的存储器，可实现具有 N条AD对的MLUT。作为MRLD的逻辑的动作是通过将写入构成MLUT30的存储器的数据视 作真值表来实现。
[0099] 4. 3MLUT的逻辑动作
[0100] A.逻辑要素
[0101] 图7是表示MLUT的一个示例的图。图7中，为了简化说明，而省略地址切换电路 10A、及输出数据切换电路IOB的记载。图7所示的MLUT30A、30B分别具有4个逻辑用地址 输入LA线AO~A3、4个逻辑动作用数据线DO~D3、4X 16 = 64个存储元件40、及地址解 码器9。逻辑动作用数据线DO~D3分别串列连接24个存储元件40。地址解码器9是构 成为，基于输入到逻辑用地址输入LA线AO~A3的信号而选择连接于16条字线中的任一 条的4个存储元件。该4个存储元件分别连接于逻辑动作用数据线DO~D3,且将存储在存 储元件中的数据输出到逻辑动作用数据线DO~D3。例如可构成为，在对逻辑用地址输入LA 线AO~A3输入适当信号的情况下，选择4个存储元件40A、40B、40C及40D。此处，存储元 件40A连接于逻辑动作用数据线D0,存储元件40B连接于逻辑动作用数据线D1，存储元件 40D连接于逻辑动作用数据线D2,存储元件40D连接于逻辑动作用数据线D3。而且，对逻辑 动作用数据线DO~D3输出存储在存储元件40A~40D的信号。如此，MLUT30A、30B是从 逻辑用地址输入LA线AO~A3接收逻辑用地址输入LA，通过该逻辑用地址输入LA而将存 储在地址解码器9所选择的4个存储元件40的值作为逻辑动作用数据分别输出到逻辑动 作用数据线DO~D3。此外，MLUT30A的逻辑用地址输入LA线A2是与邻接的MLUT30B的逻 辑动作用数据线DO连接，MLUT30A接收从MLUT30B输出的逻辑动作用数据作为逻辑用地址 输入LA。而且，MLUT30A的逻辑动作用数据线D2是与MLUT30B的逻辑用地址输入LA线AO 连接，MLUT30A所输出的逻辑动作用数据是作为逻辑用地址输入LA被MLUT30B接收。例如， MLUT30A的逻辑动作用数据线D2是基于输入到MLUT30A的逻辑用地址输入LA线AO~A3 的信号，而将连接于逻辑动作用数据线D2的16个存储元件中的任一个存储元件中所存储 的信号输出到MLUT30B的逻辑用地址输入LA线A0。同样地，MLUT30B的逻辑动作用数据线 DO是基于输入到MLUT30B的逻辑用地址输入LA线AO~A3的信号，而将连接于逻辑动作用 数据线DO的16个存储元件中的任一个存储元件中所存储的信号输出到MLUT30A的逻辑用 地址输入LA线A2。如此，MLUT彼此的链接是使用一对地址线与数据线。以下，像MLUT30A 的逻辑用地址输入LA线A2、及逻辑动作用数据线D2那样，将用于MLUT的