链接的地址线与 数据线的对称为"AD对"。
[0102] 此外，图7中，MLUT30A、30B所具有的AD对为4个，但AD对的数量并未如下所述 特别限定为4。
[0103] 图8是表示作为逻辑电路动作的MLUT的一个示例的图。本例中，将逻辑用地址输 入LA线AO及Al设为2输入NOR电路701的输入，将逻辑用地址输入LA线A2及A3设为 2输入NAND (与非）电路702的输入。而且，构成如下逻辑电路：将2输入NOR电路701的 输出与2输入NAND电路702的输出向2输入NAND电路703输入，将2输入NAND电路703 的输出向逻辑动作用数据线DO输出。
[0104] 图9是表不图8所不的逻辑电路的真值表的图。图8的逻辑电路为4输入，因此 将输入AO~A3的所有输入用作输入。另一方面，输出仅为一个，因此仅将输出DO用作输 出。在真值表的输出Dl~D3的栏中记载有这表示可以是"0"或"1"中的任一值。 然而，实际上，在为了重构而将真值表数据写入MLUT时，必须在这些栏中写入"0"或" 1"中 的任一值。
[0105] B.连接要素
[0106] 图10是表示作为连接要素动作的MLUT的一个示例的图。图10中，作为连接要素 的MLUT是以如下方式动作：将逻辑用地址输入LA线AO的信号输出到逻辑动作用数据线 D1，将逻辑用地址输入LA线Al的信号输出到逻辑动作用数据线D2,将逻辑用地址输入LA 线A2的信号输出到逻辑动作用数据线D3。作为连接要素的MLUT进而以将逻辑用地址输入 LA线A3的信号输出到逻辑动作用数据线DO的方式动作。
[0107] 图11是表示图10所示的连接要素的真值表的图。图10所示的连接要素为4输 入4输出。因此，使用输入AO~A3的所有输入、及输出DO~D3的所有输出。根据图11 所示的真值表，MLUT是作为如下连接要素动作：将输入AO的信号输出到输出D1，将输入Al 的信号输出到输出D2,将输入A2的信号输出到输出D3,将输入A3的信号输出到输出D0。
[0108] 图12是表示通过具有AD对0、AD对1、AD对2及AD对3的4个AD对的MLUT而 实现的连接要素的一个示例的图。ADO具有逻辑用地址输入LA线AO及逻辑动作用数据线 D0。ADl具有逻辑用地址输入LA线Al及逻辑动作用数据线Dl。AD2具有逻辑用地址输入 LA线A2及逻辑动作用数据线D2。而且，AD3具有逻辑用地址输入LA线A3及逻辑动作用 数据线D3。在图12中，二点链线表示将输入到AD对0的逻辑用地址输入LA线AO的信号 输出到AD对1的逻辑动作用数据线Dl的信号的流动。虚线表示将输入到AD对1的逻辑 用地址输入LA线Al的信号输出到AD对2的逻辑动作用数据线D2的信号的流动。实线表 示将输入到AD对2的逻辑用地址输入LA线A2的信号输出到AD对3的逻辑动作用数据线 D3的信号的流动。一点链线表示将输入到AD对3的逻辑用地址输入LA线A3的信号输出 到AD对0的逻辑动作用数据线DO的信号的流动。
[0109] 此外，图12中，MLUT30所具有的AD对为4个，但AD对的数量并不特别限定于4。
[0110] C.逻辑要素与连接要素的组合功能
[0111] 图13是表示一个MLUT作为逻辑要素及连接要素动作的一个示例的图。图13的 示例中，构成如下逻辑电路：将逻辑用地址输入LA线AO及Al设为2输入NOR电路121的 输入，将2输入NOR电路121的输出及逻辑用地址输入LA线A2设为2输入NAND电路122 的输入，将2输入NAND电路122的输出向逻辑动作用数据线DO输出。而且，同时，构成将 逻辑用地址输入LA线A3的信号输出到逻辑动作用数据线D2的连接要素。
[0112] 图14中，表示图13所示的逻辑要素及连接要素的真值表。图13的逻辑动作是使 用输入DO~D3的3个输入，且使用一个输出DO作为输出。另一方面，图14的连接要素是 构成将输入A3的信号输出到输出D2的连接要素。
[0113] 图15是表示通过具有ADO、ADl、AD2及AD3的4个AD对的MLUT而实现的逻辑动 作及连接要素的一个示例的图。与图12所示的MLUT同样地，ADO具有逻辑用地址输入LA 线AO及逻辑动作用数据线DO。ADl具有逻辑用地址输入LA线Al及逻辑动作用数据线Dl。 AD2具有逻辑用地址输入LA线A2及逻辑动作用数据线D2。而且，AD3具有逻辑用地址输入 LA线A3及逻辑动作用数据线D3。如上所述，MLUT30是利用一个MLUT30实现3输入1输 出的逻辑动作与1输入1输出的连接要素的两个动作。具体来说，逻辑动作是使用AD对0 的逻辑用地址输入LA线A0、AD对1的逻辑用地址输入LA线Al及AD对2的逻辑用地址输 入LA线A2作为输入。而且，将AD对0的逻辑动作用数据线DO的地址线用作输出。而且， 连接要素是如虚线所示将输入到AD对3的逻辑用地址输入LA线A3的信号向AD对2的逻 辑动作用数据线D2输出。
[0114] 4. 4 双向配置 MLUT
[0115] 图16是概略性地表示横向堆积包含两个存储元单元的MLUT而构成的MLUT的图。 图16所示的MLUT30是从左方向有图17所示的地址AOL~A7L的输入，以及从右方向有图 17所示的地址AOR~A7R的输入，而且，向左方向有图17所示的数据DOL~D7L的输出， 向右方向有图17所示的数据DOR~D7R的输出。η值=8的MLUT在以往的方式中成为IM 比特，且CLB (Configurable Logic Block，可配置逻辑块）相当是大规模化为4Μ比特。相 对于此，本发明中，如下所述，包括8K (256字符X 16比特X两个MLUT)比特。
[0116] 图17是表示使用有大容量存储器的MLUT的一个示例的图。
[0117] 图18是表示图17所示的MLUT的电路例的图。图18所示的MLUT30具有存储元 单元31A、31B。存储元单元例如为SRAM。如图18所示，存储元单元31A具有由从一边的第 一多条地址线特定出且输出到第一多条地址线的两倍数量的第一多条数据线的多个存储 元，存储元单元31B具有由从另一边的第二多条地址线特定出且输出到第二多条地址线的 两倍数量的第二多条数据线的多个存储元，MLUT30将第一多条数据线及第二多条数据线的 一部分向一边输出，并且将第一多条数据线及第二多条数据线的另一部分向另一边输出。
[0118] 各存储元单元是在每一方向将真值表数据存储在存储元。因此，在存储元单元3IA 及31B各自中存储从右向左方向用的真值表数据、及从左向右方向用的真值表数据。也就 是说，MLUT存储分别规定特定的数据输出方向的两个真值表数据。
[0119] 与地址数相比，更增加各存储元单元的数据数，并且使从各存储元单元输出数据 的方向为双向，由此，可减少必要的存储元的数量，且可向双向输出数据。
[0120] 图19是表示比图18所示的MLUT更详细的电路例。图19所示的MLUT30具有存 储元单元31、31B、地址解码器9A、9B、地址选择器11A、11B、l/0(lnput/0utput，输入输出） 缓冲器12A、12B、及数据选择器13A、13B。MLUT30中，存储元单元31、31B分别具有地址解码 器、地址选择器、1/0缓冲器及数据选择器。向存储元单元31A、31B的输入地址分别成为地 址AOL~A7L、A8~A15、及地址AOR~A7R、A8~A15。因此，存储元单元31A、31B成为2 的16次方（65, 536)字符X8比特的512K的大容量。
[0121] 图18中，存储元单元31A、31B分别具有地址AOL~A7L、A8~A15、及地址AOR~ A7R、A8~A15的输入。
[0122] 此外，图18为概略图，未表示作为存储元单元的周边电路的解码器等，关于解码 器，针对各存储元单元的每一个准备图19中所说明的解码器9A、9B，且配置在地址选择器 11A、IIB与存储元单元31A、31B之间。因此，解码器也可以对从地址选择器11A、11B、14A、 14B输出的所有地址进行解码。
[0123] 地址选择器11A、11B、14A、14B是用来切换逻辑动作用的地址线或写入用的地址 的选择电路。当存储元为单端口时，需要行选择器。当将存储元设为双端口时，无需行选择 器。数据选择器13A、13B是切换输出数据或写入数据WD的选择电路。
[0124] MRLD即使不经过与专用的小型SRAM相关的半导体设计试制、制造，也可以利用 以往的大容量的存储器器件。在利用芯片构成MRLD时，使用存储器IP (Inte11ectual Property，知识产权），但在以往的MLUT所追求的微小存储器容量中，地址解码器或传感放 大器的面积大，存储器自身的构成比率变为50%以下。这种情况也成为MRLD的负担，而导 致效率差。如果成为大容量存储器，那么在地址解码器或传感放大器中比率降低，存储器使 用效率提高。因此，适合大容量存储器的本发明在MRLD芯片的情况下变得有效。
[0125] 图20是表示外部系统与MRLD的连接一例的概念图。外部系统120是利用信息处 理装置或SoC而实现的器件。外部系统120是与图17所示的MRLD20连接，接收从MRLD20 的数据输出，并且进行判断页面切换的逻辑运算，经由该连接，将页面切换信号输出到地址 A8~A15。外部系统可通过搭载SoC而实现与MRLD20 -并高功能化的器件。
[0126] 第二实施方式可重构半导体装置
[0127] MPLD与在每个存储元单元具有专用切换电路的FPGA不同，具有存储元单元，进 而，能以标准CMOS (Complementary Metal Oxide Semiconductor，互补金属氧化物半导体） 逻辑工艺制造，因此可实现低价格。但是，由于MPLD并非同步型，因此在作为同步存储器使 用的情况下，其性能不足。因此，申请人在日本专利特开2013-219699号公报中提出可在存 储元单元的标准制造工艺中用作同步型存储器的MPLD。
[0128] 所述公报中，使包含与时钟同步的同步型存储器、及与时钟非同步的非同步存储 器的成对的存储器作为可进行同步非同步切换的MLUT动作。然而，在标准工艺中，优选采 用同步型存储器。
[0129] 解决所述问题的实施方式是如以下的项目组所示，使用同步SRAM来实现可进行 同步非同步切换且可重构的半导体装置。
[0130] 1. -种可重构半导体装置，其特征在于：
[0131] 具备相互利用地址线或数据线连接的多个逻辑部；
[0132] 所述各逻辑部具备：
[0133] 多条地址线；
[0134] 多条数据线；
[0135] 时钟信号线，接收系统时钟信号；
[0136] 第一及第二存储元单元，与时钟信号同步地动作；
[0137] 第一地址解码器，对地址信号进行解码，并将解码信号输出到所述第一存储元单 元；
[0138] 第二地址解码器，对地址信号进行解码，并将解码信号输出到所述第二存储元单 元；以及
[0139] 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内 部时钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且
[0140] 所述第一存储元单元是与所述内部时钟信号同步地动作，所述第二存储元单元是 与所述系统时钟信号同步地动作。
[0141] 2.根据项目1所述的可重构半导体装置，其构成为，连接于所述第一存储元单元 的数据线与连接于所述第二存储元单元的数据线相互连接，并输出逻辑和；以及
[0142] 在不使用任何一个存储元单元的情况下，对该未使用的存储元单元全部写入0。
[0143] 3.根据项目10或11所述的可重构半导体装置，其还具备：
[0144] 第三及第四存储