逻辑运算在 两个真值表中无法获得正确值，因此将跨及两个存储元单元的逻辑运算设为禁止逻辑。因 此，在进行逻辑构成的情况下，必须在各存储元单元内部实现逻辑。因此，本实施方式的真 值表数据中，以不产生所述禁止逻辑的方式产生。
[0238] 1.5 I/O 缓冲器
[0239] I/O (输入输出）缓冲器13A~13D是通过与时钟及ATD产生时钟中的任一个同步 地从存储元单元的数据线读出数据，以此来提供FF的功能。此外，1/0(输入输出）缓冲器 13A~13D包含将从存储元的位线输出的电压放大的传感放大器。
[0240] 选择电路33是根据选择信号而将SRAM数据输出（odata)设为SRAM数据输出及 逻辑数据输出中的任一个。
[0241] 2.真值表数据的产生方法
[0242] 应用于使用第一及第二实施方式所说明的可重构半导体装置的真值表数据是通 过执行逻辑构成用的软件程序的信息处理装置而产生。
[0243] 图22中，表示信息处理装置的硬件构成的一个示例。信息处理装置210具有处理 器211、输入部212、输出部213、存储部214及驱动装置215。处理器211将输入到输入部 212的配置及配线用的软件、用来设计集成电路的C语言描述或硬件描述语言（HDL)等电路 描述语言、及通过执行所述软件而产生的真值表数据存储在存储部214。而且，处理器211 执行配置及配线用的软件，对存储在存储部214的电路描述进行以下所示的配置及配线的 处理，且对输出部213输出真值表数据。对于输出部213,可连接可重构半导体装置20 (图 22中未表示），处理器211执行逻辑构成处理，将所产生的真值表数据经由输出部213写入 到可重构半导体装置20。输出部213也可以与外部网络连接。此时，逻辑构成用的软件程 序是经由网络而收发。驱动装置215例如为读写DVD(Digital Versatile Disc，数字多功 能光盘）、闪存等存储媒体217的装置。驱动装置215包含使存储媒体217旋转的电动机或 在存储媒体217上读写数据的头等。此外，存储媒体217可存储逻辑构成用的程序、或真值 表数据。驱动装置215是从所设置的存储媒体217读出程序。处理器211是将由驱动装置 215读出的程序或真值表数据存储在存储部214。
[0244] 利用通过真值表数据被半导体装置20读入而使真值表数据与硬件资源协同作用 的具体的方法，而构筑作为逻辑要素及/或连接要素的功能。而且，真值表数据也可谓具有 表示真值表的逻辑构造的构造的数据。
[0245] 以上所说明的实施方式仅作为典型例而举出，对业者来说明确该各实施方式的构 成要素的组合、变化及变动，只要是业者便可明确：可不脱离本发明的原理及权利要求书所 记载的发明的范围而进行所述实施方式的各种变化。特别是在MRLD的逻辑或连接动作中 将双向MLUT设为多向MLUT的动作可作为实施方式的变更而实现。
[0246] [符号的说明]
[0247] 20 MRLD
[0248] 30 MLUT
[0249] 31 存储元单元
[0250] 11 地址解码器
[0251] 35、100 地址转换检测部
[0252] 200 处理器
【主权项】
1. 一种系统单芯片器件，其特征在于具备： 处理器，与时钟同步地执行运算处理； 存储部，与所述时钟非同步地动作；以及 地址转换检测部，检测从所述处理器输出到所述存储部的地址的转换；且 所述地址转换检测部当检测出所述地址的转换时，使所述非同步地动作的存储部的字 线有效。2. 根据权利要求1所述的系统单芯片器件，其中所述存储部当检测出所述地址的转换 时，根据所述地址产生时钟，所述存储部与所述产生的时钟同步地使所述字线有效。3. 根据权利要求1或2所述的系统单芯片器件，其中所述存储部具有锁存部， 所述地址转换检测部当未检测出所述地址的转换时，所述存储部将保持于所述锁存部 的数据输出到所述处理器。4. 根据权利要求1至3中任一项所述的系统单芯片器件，其具有多个所述存储部，且所 述多个存储部各自具备所述地址转换检测部。5. 根据权利要求1至4中任一项所述的系统单芯片器件，其中所述存储部是根据构成 数据而构成逻辑电路的可编程逻辑器件，且具有存储器用地址线及数据输出线。6. 根据权利要求1至5中任一项所述的系统单芯片器件，其中所述存储部是构成为： 存储用来将由多条地址线特定出的输入值的逻辑运算输出到数据线的真值表数据，且作为 逻辑电路动作；及/或，存储用来将由某一条地址线特定出的输入值输出到连接于另一存 储部的地址线的数据线的真值表数据，且作为连接电路动作； 所述存储部具有第一及第二存储元单元； 所述第一存储元单元连接于向所述存储部输入的多条地址线的一部分； 所述第二存储元单元连接于向所述存储部输入的多条地址线的另一部分。7. 根据权利要求6所述的系统单芯片器件，其中所述第一及第二存储元单元存储真值 表数据，且作为连接电路动作，所述真值表数据是用来对从第一方向的地址输入向所述第 一方向进行数据输出，或者对从与所述第一方向相反的第二方向的地址输入向所述第二方 向进行数据输出。8. 根据权利要求6所述的系统单芯片器件，其中所述第一及第二存储元单元存储用来 对从所述第一方向的地址输入向所述第二方向进行数据输出的真值表数据，且作为连接电 路动作。9. 根据权利要求6所述的系统单芯片器件，其中将从所述存储部输出的多条数据线分 开输出到其他两个所述存储部。10. -种可重构半导体装置，其特征在于： 具备相互以地址线或数据线连接的多个逻辑部； 所述各逻辑部具备： 多条地址线； 多条数据线； 时钟信号线，接收系统时钟信号； 第一及第二存储元单元，与时钟信号同步地动作； 第一地址解码器，将地址信号进行解码，并将解码信号输出到所述第一存储元单元； 第二地址解码器，将地址信号进行解码，并将解码信号输出到所述第二存储元单元；以 及 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时 钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且 所述第一存储元单元是与所述内部时钟信号同步地动作，所述第二存储元单元是与所 述系统时钟信号同步地动作。11. 根据权利要求10所述的可重构半导体装置，其构成为，连接于所述第一存储元单 元的数据线与连接于所述第二存储元单元的数据线相互连接，并输出逻辑和；以及 在不使用任何一个存储元单元的情况下，对该未使用的存储元单元全部写入0。12. 根据权利要求10或11所述的可重构半导体装置，其还具备： 第三及第四存储元单元，与时钟信号同步地动作； 第三地址解码器，将地址信号进行解码，并将解码信号输出到所述第三存储元单元；以 及 第四地址解码器，将地址信号进行解码，并将解码信号输出到所述第四存储元单元；且 所述可重构半导体装置构成为： 所述第三存储元单元是与所述内部时钟信号同步地动作，所述第四存储元单元是与所 述系统时钟信号同步地动作；且 所述第一及第二地址解码器是将从所述多条地址线的一部分输入的地址进行解码； 所述第三及第四地址解码器是将从所述多条地址线的另一部分输入的地址进行解码。13. 根据权利要求10至12中任一项所述的可重构半导体装置，其中所述存储元单元是 存储构成配线要素及/或逻辑要素的真值表数据，并作为多查找表动作。14. 根据权利要求13所述的可重构，其存储以不产生跨及所述第一及第三存储元单元 的逻辑运算作为禁止逻辑的方式构成的真值表数据。15. -种可重构半导体装置的控制方法，其特征在于： 所述半导体装置是 具备相互以地址线或数据线连接的多个逻辑部；且 所述各逻辑部具备： 多条地址线； 多条数据线； 时钟信号线，接收系统时钟信号； 第一地址解码器； 第二地址解码器； 第一存储元单元，具有多个存储元，且与时钟信号同步地动作； 第二存储元单元，具有多个存储元，且与时钟信号同步地动作；以及 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时 钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第一存储 元单元； 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第二存储 元单元； 所述第一存储元单元是与所述内部时钟信号同步地动作； 所述第二存储元单元是与所述系统时钟信号同步地动作。16. 根据权利要求15所述的可重构半导体装置的控制方法，其构成为： 连接于所述第一存储元单元的数据线与连接于所述第二存储元单元的数据线系相互 连接，并输出逻辑和；以及 在不使用任何一个存储元单元的情况下，对该未使用的存储元单元全部写入0。17. 根据权利要求15或16所述的可重构半导体装置的控制方法，其中所述可重构半导 体装置还具备： 第三及第四存储元单元，与时钟信号同步地动作； 第三地址解码器，将地址信号进行解码，并将解码信号输出到所述第三存储元单元；以 及 第四地址解码器，将地址信号进行解码，并将解码信号输出到所述第四存储元单元；且 所述第三存储元单元是与所述内部时钟信号同步地动作，所述第四存储元单元是与所 述系统时钟信号同步地动作；且 所述第一及第二地址解码器是将从所述多条地址线的一部分输入的地址进行解码； 所述第三及第四地址解码器是将从所述多条地址线的另一部分输入的地址进行解码。18. 根据权利要求15至17中任一项所述的可重构半导体装置，其中所述存储元单元存 储构成配线要素及/或逻辑要素的真值表数据，并作为多查找表动作。19. 一种程序，用来控制可重构半导体装置，其特征在于： 所述半导体装置是 具备相互以地址线或数据线连接的多个逻辑部；且 所述各逻辑部具备： 多条地址线； 多条数据线； 时钟信号线，接收系统时钟信号； 第一地址解码器； 第二地址解码器； 第一存储元单元，具有多个存储元，且与时钟信号同步地动作； 第二存储元单元，具有多个存储元，且与时钟信号同步地动作；以及 地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时 钟信号，并将所述内部时钟信号输出到所述第一存储元单元；且 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第一存储 元单元； 所述第一地址解码器是将所述地址信号进行解码，并将解码信号输出到所述第二存储 元单元； 所述第一存储元单元是与所述内部时钟信号同步地动作， 所述第二存储元单元是与所述系统时钟信号同步地动作； 连接于所述第一存储元单元的数据线与连接于所述第二存储元单元的数据线是相互 连接，并输出逻辑和； 所述第一及第二存储元单元分别存储由真值表数据构成的程序，并构成为逻辑要素及 /或连接要素；且 所述程序使所述第一或第二存储元单元执行如下处理： 将存储在由在一边连接的所述地址线特定出的存储元的值的逻辑运算输出到在与所 述一边相反一侧连接的数据线，并作为逻辑电路动作； 在不使用任何一个存储元单元的情况下，以对该未使用的存储元单元全部输出O的方 式动作。20. -种存储媒体，存储根据权利要求19所述的程序。
【专利摘要】本发明抑制系统单芯片器件中的存储器存取的耗电。本发明是一种系统单芯片器件，其特征在于具备：处理器，与时钟同步地执行运算处理；存储部，与所述时钟非同步地动作；以及地址转换检测部，对从所述处理器输出到所述存储部的地址的转换进行检测；且所述地址转换检测部当检测出所述地址的转换时，使所述存储部的字线有效。
【IPC分类】G11C11/413, H03K19/177
【公开号】CN105051823
【申请号】CN201480017645
【发明人】佐藤正幸, 胜满德, 吉田英明, 小堤博之
【申请人】太阳诱电株式会社
【公开日】2015年11月11日
【申请日】2014年4月2日
【公告号】WO2014163098A2, WO2014163098A3