具有单层多晶的nvdram的制作方法
【技术领域】
[0001] 本发明涉及一种NVDRAM，尤其是一种具有单层多晶的NVDRAM，属于半导体技术领 域。
【背景技术】
[0002] NVDRAM(Nonvolatile-Dynamic RandomAccess Memory)具有快速烧写和读取，以 及在掉电后保存数据的性能。此外，NVDRAM具备了 DRAM和flash的功能，把两个不同功能 的存储器用一个存储器来实现，使用起来其外围的线路板上只需一套对应的接口，大大的 简化了线路板。
[0003] 目前的NVDRAM存储器是采用特别的工艺加工制备得到，工艺的研发和制作过程 复杂，且非常昂贵，通常需要几年的时间来研发一个半导体的工艺节点。如果能跟标准逻辑 工艺相兼容，则可大大降低制造成本。
【发明内容】
[0004] 本发明的目的是克服现有技术中存在的不足，提供一种具有单层多晶的NVDRAM， 这种结构能降低加工成本以及工艺复杂度。
[0005] 按照本发明提供的技术方案，所述的具有单层多晶的NVDRAM，其每个基本存储单 元包括第一 MOS晶体管、第二MOS晶体管、第一 MOS电容和第二MOS电容；第一 MOS晶体管 浮栅接字线word line，漏端接位线bit line，衬底是N讲；第二MOS晶体管浮栅接第一MOS 电容的浮栅，第二MOS晶体管漏端接编程位线Pbit line，衬底是N阱；第一MOS电容漏端接 编程字线Pword line，衬底是P阱；第二MOS电容的浮栅接电容线Cap line，衬底是N阱； 第一 MOS晶体管源端、第二MOS晶体管的源端和第二MOS电容的漏端相连；所述第一 MOS晶 体管为PMOS管或NMOS管，第二MOS晶体管为PMOS管，第一 MOS电容为NMOS电容或PMOS 电容，第二MOS电容为PMOS电容。
[0006] 其中，所述第一 MOS电容、第二MOS电容的源端是悬挂的，或为没有源端只有3端 的MOS电容。
[0007] 第一 MOS电容比第二MOS晶体管的电容值至少大4倍。
[0008] 此种NVDRAM的结构中只有一层浮栅。
[0009] 本发明的优点是：本发明的NVDRAM可与single poly逻辑工艺兼容，可以兼具 DRAM快速随机读取数据和NVM RAM的掉电仍保存数据的功能。这样就把本来是两块不同工 艺的DRAM和NVM RAM结合在一起，既降低成本又有新功能的应用。
【附图说明】
[0010] 图1是本发明一种实施例的结构示意图。
【具体实施方式】
[0011] 下面结合附图和实施例对本发明作进一步说明。
[0012] 如图1所示，本发明的NVDRAM实施例中，每个基本存储单元包含两个PMOS晶体管 PM0SUPM0S2, 一个 NMOS 电容 NMOS cap，和一个 PMOS 电容 PMOS cap。
[0013] a). PMOSl的浮栅是接word line(字线），漏端是接bit line(位线），它的衬底是 N阱（NWELL)，源端接PM0S2的源端，也接PMOS cap的漏端。
[0014] b). PM0S2的浮栅接NMOS cap的浮栅，漏端是接Pbit line，它的衬底是NWELL，源 端接PMOSl的源端，也接PMOS cap的漏端。
[0015] c) · NMOS cap的浮栅接PM0S2的浮栅，漏端是接Pword line，它的衬底是PWELL 跟整个芯片的PSUB是相通的，源端是悬挂的，或没有源端只有3端的NMOS cap。
[0016] d) · PMOS cap的浮栅是接Cap line,漏端接PMOSl和PM0S2的源端，它的衬底是 NWELL，源端是悬挂的，或没有源端只有3端的PMOS cap。
[0017] 表1为本发明在不同模式下的工作电压，以下结合表1阐述本发明的工作方法。
[0018] 表 1
[0020] I. NVM编程模式（program mode)，就是可以在掉电了也可以保持数据的写的功 能，跟flash的"写"功能类似。在Pword line上是5V, Pbit line上是-5V，其他的端口接 0V,这样就通过电容的影响，也就是親合效应（coupling effect)，导致NMOS cap的浮栅或 PM0S2的浮栅上的电压到4V左右，因 NMOS cap的电容要大过PM0S2的电容，差不多是4倍 以上，悬挂的浮栅（也就是NMOS cap的浮栅或PM0S2的浮栅）上的电压是4V左右，这样就 在PM0S2的浮栅和漏端产生电场。且Pbit line是-5V，NWELL是0V，这样就产生了反向的 PN结的大电压差。如此就会产生带间隧穿（band to band tunneling)的物理现象，产生自 由的负电子和正离子。负电子向PM0S2的浮栅上跑，窜过栅氧化极（gate oxide)，正离子 向Pbit line上跑。这样就达到了写入的目的。为了保护PMOS cap和PM0S1不影响，所以 Cap line, bit line, word line 都保持在 0V〇
[0021] 2. NVM擦除模式（erase mode)，就是数据删写的功能，跟flash的"写"功能类似。 在Pword line上是-5V，Pbit line上是5V，其他的端口是接5V，这样就通过电容的影响， 也就是親合效应（coupling effect)，导致NMOS cap的浮栅或PM0S2的浮栅上的电压到-4V 左右，因 NMOS cap的电容要大过PM0S2的电容，差不多是4倍以上，悬挂的浮栅（也就是 NMOS cap的浮栅或PM0S2的浮栅）上的电压是-4V左右，这样就在PM0S2的浮栅和沟道之 间产生电场。负电子会因 FN隧穿（FN tunneling)从PM0S2的浮栅上往沟道上跑，窜过栅 氧化极（gate oxide)，这样就达到了删除的目的。为了保护PMOS cap和PMOSl不影响，所 以 Cap line，bit line，word line 都保持在 5V。
[0022] 3. NVM读模式（read mode)，就是把存储单元里面的数据通过模拟的方式读出来。 在 Pword line 上是 1.2V，Pbit line 上是 1.3V，NWell 和 Cap line 是 3V，bit line 是 0V， word line也是OV。当PM0S2的浮栅上有电子的时候，PM0S2的开启电压Vt会变小或是正 电压。这样PM0S2的沟道是打开的，就会有电流从Pbit line通过PM0S2和PM0S1流到bit line。当PM0S2的浮栅上电子比较少或是正离子的时候，PM0S2的开启电压Vt会变成负电 压。这样PM0S2的沟道是不打开的。就不会有电流从Pbit line通过PM0S2和PM0S1流到 bit line，或电流比较小。通过对两种情况的电流的比较，就可以判断读取的是"1"或"0"。
[0023] 4. DRAM读模式（read mode)，就是把存储单元里面的数据通过模拟的方式读出 来。在 Pword line 上是 3V，Pbit line 上是 3V，NWell 是 3V，Cap line 是 _lV，bit line 是 3V，word line是OV。当PMOS cap的沟道上有电子的时候，PM0S1是关掉的，PM0S2是开启 的。这样PMOS cap沟道上的电子就会和bit line进行电荷共享（charge sharing)。bit line上的电压就会降低或升高。通过对bit line的电压的升高或降底来进行对存储单元 的存储数据的提取。通过这样的比较，就可以判断读取的是" 1"或"0"。
[0024] 5. DRAM写模式（write mode)，就是在DRAM的存储单元里面存入数据，是存在 PMOS cap的沟道里的。如写"0"的话，就是把bit line拉低到"0"（OV)，通过PM0S1，把 PMOS cap沟道里的电子都释放到bit line里去。如写"1"的话，就是把bit line拉高到 "1"（3V)，通过PM0S1，就会在PMOS cap沟道里存了电子。
[0025] 图1中，NMOS电容可以用PMOS电容代替，PMOS晶体管PM0S1可以用NMOS晶体管 来代替。其工作原理类同。本发明的NVDRAM结构只要一层浮栅即可，可与single poly逻 辑工艺兼容。
【主权项】
1. 具有单层多晶的NVDRAM，其特征是：NVDRAM每个基本存储单元包括第一 MOS晶体 管、第二MOS晶体管、第一MOS电容和第二MOS电容；第一MOS晶体管浮栅接字线word line， 漏端接位线bit line，衬底是N阱；第二MOS晶体管浮栅接第一 MOS电容的浮栅，第二MOS 晶体管漏端接编程位线Pbit line，衬底是N阱；第一MOS电容漏端接编程字线Pword line， 衬底是P阱；第二MOS电容的浮栅接电容线Cap line，衬底是N阱；第一 MOS晶体管源端、 第二MOS晶体管的源端和第二MOS电容的漏端相连；所述第一 MOS晶体管为PMOS管或NMOS 管，第二MOS晶体管为PMOS管，第一 MOS电容为NMOS电容或PMOS电容，第二MOS电容为 PMOS电容。2. 如权利要求1所述的具有单层多晶的NVDRAM，其特征是：所述第一 MOS电容、第二 MOS电容的源端是悬挂的，或没有源端。3. 如权利要求1所述的具有单层多晶的NVDRAM，其特征是：所述第一 MOS电容比第二 MOS晶体管的电容值至少大4倍。4. 如权利要求1所述的具有单层多晶的NVDRAM，其特征是：所述NVDRAM只有一层浮 栅。
【专利摘要】本发明提供了一种具有单层多晶的NVDRAM，其每个基本存储单元包括第一MOS晶体管、第二MOS晶体管、第一MOS电容和第二MOS电容；第一MOS晶体管浮栅接字线，漏端接位线，衬底是N阱；第二MOS晶体管浮栅接第一MOS电容的浮栅，第二MOS晶体管漏端接编程位线Pbit？line，衬底是N阱；第一MOS电容漏端接编程字线Pword？line，衬底是P阱；第二MOS电容的浮栅接电容线Cap？line，衬底是N阱；第一MOS晶体管源端、第二MOS晶体管的源端和第二MOS电容的漏端相连；所述第一MOS晶体管为PMOS管或NMOS管，第二MOS晶体管为PMOS管，第一MOS电容为NMOS电容或PMOS电容，第二MOS电容为PMOS电容。本发明的优点是：与single？poly逻辑工艺兼容，可以兼具DRAM？快速随机读取数据和NVM？RAM的掉电仍保存数据的功能，既降低成本又有新功能的应用。
【IPC分类】G11C11/4063
【公开号】CN105047222
【申请号】CN201510530891
【发明人】方钢锋
【申请人】苏州锋驰微电子有限公司
【公开日】2015年11月11日
【申请日】2015年8月26日