基于非易失性存储器的同步逻辑的制作方法
【专利说明】
【背景技术】
[0001]计算设备一般地包括很多种不同的电子逻辑电路，其具有遍及逻辑电路的时钟控制(clocked)存储单元。超大规模集成时钟控制存储单元包括触发器和锁存器。触发器是可编程成两个状态中的一个并且被用于存储逻辑电路的状态信息的电路。触发器被配置成存储与上游(upstream)逻辑相关联的状态。触发器从上游逻辑接收输入并且将状态提供到下游(downstream)逻辑。触发器的输出取决于从上游逻辑接收的输入以及触发器的当前状态。触发器还可以接收控制触发器状态的时序改变的时钟信号以提供与上游和下游逻辑设备的同步。包括触发器和锁存器的逻辑电路的许多存储单元当供电中断时失去它们的状态，这导致当恢复供电时的不确定的状态。由于逻辑路径可以是许多时钟周期深，因此清除随机状态或者针对具体的可操作状态配置电路需要时间、设计复杂度和电力。
【附图说明】
[0002]在以下详细描述中并且参考图描述某些示例，其中:
图1是图示了包括非易失性存储器元件的逻辑电路的图；
图2是图示了彼此耦合的电阻式存储器元件(RME)的图；
图3A是被配置成低电阻状态的RME的图；
图3B是被配置成高电阻状态的RME的图；
图4是被配置成被编程成高输出状态的耦合的RME的图；
图5是被配置成被编程成低输出状态的RME的图；
图6是图示了 RME控制器的电路的第一部分的实施例的图；
图7是图示了 RME控制器的电路的第二部分的实施例的图；以及图8是在存储设备中将RME配置成电阻状态的方法的框图。
【具体实施方式】
[0003]本技术涉及包括具有非易失性存储器元件的逻辑单元的逻辑电路。更具体地，诸如锁存器或触发器的传统的时钟控制存储单元由包括非易失性存储器元件的逻辑单元替代。逻辑单元从上游逻辑接收输入并且接收代替由传统的触发器接收的时钟信号的程序脉冲。逻辑单元的非易失性存储器元件包括电阻式存储器元件，所述电阻式存储器元件包括经由共同节点彼此耦合的第一电阻式存储器元件和第二电阻式存储器元件。耦合的电阻式存储器元件被配置成实时存储非易失性存储器元件的状态并且产生非易失性存储器元件的输出。非易失性存储器元件随着每个程序脉冲同时更新它们的状态并且在任何电力中断期间维持该状态。
[0004]图1是图示了包括非易失性存储器元件的逻辑电路的图。逻辑电路100可以包括许多逻辑单元102、103。每个逻辑单元102、103可以包括电阻式存储器元件(RME) 104、106、110、112的对和RME控制器108、114。如在图1中图示的那样，RME控制器108可以被布置为接收与上游逻辑109相关联的电压。
[0005]RME控制器108包括被配置成将RME 104、106中的每个分别设置成高电阻状态或者低电阻状态的逻辑。RME控制器108接收如由在箭头116处的Vset指示的程序脉冲。程序脉冲116替代与传统的触发器相关联的时钟信号。程序脉冲116可以与上游逻辑109的操作的时间元件相关联。RME控制器108还接收如由在箭头118处的Vin指示的电压输入信号。电压输入信号118是上游逻辑109的输出。
[0006]如上文讨论的那样，程序脉冲116与系统的时间元件相关联，在该系统内，第一和第二 RME操作为存储器元件。在图1和6中程序脉冲116可以由“Vset”表示。电压输入信号118指示上游逻辑109的输出。在图1-7中电压输入信号118可以由“Vin”表示。如以下参考图3-5和7进一步讨论的那样，系统可以包括电源电压和特殊电源电压。
[0007]RME 104、106被配置成基于从上游逻辑109在RME控制器108处接收的电压输入信号118改变状态(低电阻状态或者高电阻状态)。甚至当从逻辑电路100移除电源时，RME104、106仍被配置成保持它们相应的状态。在某些实施例中，RME 104、106是由过渡金属氧化物组成的忆阻器(memristor)，所述忆阻器被配置成从正常状态向高电阻状态或低电阻状态转变。在其他实施例中，RME 104、106可以是传导桥、多价氧化物或者具有热或离子电阻式切换效应的其他材料系统。
[0008]如本文引用的那样，“高电阻状态”是由RME 104、106中的任一个在由RME控制器108配置之后展示的相对高的电阻的状态。高电阻状态相对高于低电阻状态。如本文引用的那样，低电阻状态是当与高电阻状态比较时的相对较低的电阻状态。例如，RME控制器108可以将RME 104配置成I千欧的低电阻状态而RME 106可以被配置成I千兆欧姆的高电阻状态。
[0009]逻辑电路100被配置成基于由上游逻辑109提供的电压输入信号118的指示来设置、重置和保持RME 104、106中的电阻状态。可以在接收程序信号116时设置逻辑单元102，其中逻辑单元接收上游逻辑109的输出。
[0010]图2是图示了在共同节点202处彼此耦合的RME 104、106的图。如由虚线框204指示的那样，RME 104、106被设置成正常模式。在正常模式204中，共同节点202具有如由箭头206指示的浮动输入，并且可以生成如由箭头208指示的电压输出。电压输出可以使能任何进一步的下游逻辑(未示出)以读逻辑单元102的状态。在本文中RME 104可以被称为第一 RME，并且在本文中RME 106可以被称为第二 RME。在正常模式204中，第一 RME 104可以被耦合到如由箭头210指示的地信号，并且第二 RME 106可以被耦合到如由箭头212指示的电源电压。电源电压212是电源(power supply)，其与地信号210和上文参考图1讨论的程序脉冲116不同。电源电压212还与参考图3-5和7在下面讨论的特殊电源电压不同。在图2-7中用“VDD”表示电源电压212。
[0011]在正常模式204中，可以将RME 104、106的组合的耦合提供到任何下游逻辑。电压输出208将提供与I或者O的逻辑值相关联的电压电平。VDD 212可以与逻辑I相关联，而地信号210可以与逻辑O相关联。电压输出208将取决于RME 104、106在接收图1的程序脉冲116之后被设置的电阻状态的结合。例如，如果第一 RME 104处于高电阻状态并且第二RME 106处于低电阻状态，则Vout 208将近似等于VDD 212。相比之下，如果第一 RME 104处于低电阻状态并且第二 RME 106处于高电阻状态，则Vout 208将近似等于零。当Vout208近似等于VDD时逻辑输出可以是逻辑I。当Vout 208近似等于零时逻辑输出可以是逻辑输出O。
[0012]图3A是被配置成低电阻状态的RME的图。RME 302可以是图1的第一 RME 104或第二 RME 106。当RME控制器108接收程序脉冲116时，由箭头301指示的特殊电源电压Vprog可以设置或重置RME 104、106。特殊电源电压301是连续而不是间歇供给的电源电压，诸如图1的程序脉冲116。在通过跨RME 302施加特殊电源电压301可以在接收程序脉冲116时同时地将特殊电源电压301施加到RME。得到的电流的脉冲改变RME 302的电阻状态。得到的电流以如在图3A中图示的一个方向或者以如下关于图3B讨论的相反方向经过RME 302、304传播。在图3A中图示的方向关于RME 302的极性。如图3A中图示的那样，通过跨RME 302施加特殊电源电压301来改变RME 302的电阻状态。特殊电源电压301的极性确定得到的RME 302的状态。例如，以相对于RME 302的极性的正极性来施加特殊电源电压301。如在图3A中图示的那样，将RME 302设置成如由虚线圆圈304指示的低电阻状
??τ O
[0013]图3Β是被配置成高电阻状态的RME 306的图。如上文参考图3Α讨论的那样，RME可以被配置成低或高电阻状态，其取决于起因于在RME 306处施加的电压的电流的方向。在图3Β中图示了与特殊电源电压301相关联的电流的方向。在图3Β中，以相对于RME 306的极性的负极性施加特殊电源电压301。如在图3Β中图示的那样，将RME 306设置成如由虚线圆圈308指示的高电阻状态。如下参考图4-5讨论的那样，当经由共同节点耦合时，RME可以被设置成全部高电阻状态或低电阻状态。
[0014]在某些实施例中，甚至当跨RME 104、106应用不同的设置和重置电压时，仍可以使能图1的RME 104,106的同时设置和重置。例如，跨RME施加的特殊电源电压301可以导致低电阻状态，而跨RME施加的特殊电源重置电压(未示出)可以导致高电阻状态。
[0015]图4是被配置成被编程为高输出状态的耦合的RME 104、106的图。如在图4中图示的那样，第一 RME 104和第二 RME 106经由共同节点202被耦合。进一步地，第一 RME104和第二 RME 106中的每个分别包括非共同节点404、406。在该实施例中，第一 RME 104和第二 RME 106经由它们相应的非共同节点404、406被耦合到特殊电源电压301，并且共同节点202被耦合到地，如由箭头408指示的那样。特殊电源电压301可以跨第一 RME 104施加并且得到的电流可以处于第一方向，如由箭头410指示的那样。第一方向410可以导致第一 RME 104被配置成如由虚线圆圈414指示的高电阻状态。可以以如由箭头412指示的第二方向将特殊电源电压301施加到第二 RME 106处。第二方向412可以导致第二 RME106被配置成低电阻状态416。第一 RME 106和第二 RME 104的结合状态是由虚线框418指示的高电阻状态。在第二 RME 106已经被设置成低电阻状态并且第一 RME 104已经被设置成高电阻状态之后，图1的逻辑单元102可以被转变为图2的正常状态204。如上文参考图2讨论的那样，在非共同节点212耦合到VDD的情况下第二 RME 106处于低电阻状态并且在非共同节点210耦合到地的情况下第一 RME 104处于高电阻状态时，电压输出208是VDD的值，即逻辑I。
[0016]图5是被配置成被编程为低输出状态的耦合的RME 104,106的图。如在图5中图示的那样，第一 RME 104和第二 RME 106经由共同节点202耦合。在该实施例中，共同节点202被耦合到特殊电源电压301。非共同节点404、406分别被耦合到地，如由箭头506和508指示的那样。可以以如由箭头510指示的第一方向跨第一 RME 104施加程序脉冲116到。第一方向510可以导致第一 RME 104被配置成如由虚线圆圈514指示的低电阻状态。可以以如由箭头512指示的第二方向将程序脉冲116施加在第二 RME 106处。第二方向512可以导致第二 RME 106被配置成如由虚线圆圈516指示的高电阻状态。第二 RME 106和第一RME 104的组合状态是如由虚线框518指示的低电阻状态。在第二 RME 106已经被设置成高电阻状态516并且第一 RME 104已经被设置成低电阻状态514之后，图1的逻辑单元102可以转变成图2的正常状态204。如上文