号FZLATRSTB被输入至PM0S晶体管的栅极，并且该PM0S晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。
[0069]加载单元可以包括NM0S晶体管，第一熔丝信号FZDATA0〈#>被输入至NM0S晶体管的栅极，并且该NM0S晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。
[0070]锁存单元可以包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。
[0071]输出单元可以包括彼此串联联接的第一和第二反相器。
[0072]参照图5，第二锁存块220B可以包括多个锁存部220B_1至220B_n，多个锁存部响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK〈0>被同时初始化，并且在启动模式期间可以锁存第二熔丝信号FZDATAKO:n>。
[0073]锁存部220B_1至220B_n的每一个可以包括初始化单元、加载单元、锁存单元和输出单元。
[0074]初始化单元可以响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK〈0>将第一锁存节点的逻辑电平初始化至逻辑高电平。
[0075]加载单元可以响应于第二熔丝信号FZDATA1〈#>将第一锁存节点的逻辑高电平转变为逻辑低电平。
[0076]锁存单元可以将第一锁存节点的逻辑电平反相，并且可以将第一锁存节点的反相逻辑电平输出至第二锁存节点，然后锁存第一锁存节点和第二锁存节点的逻辑电平。
[0077]输出单元可以将第二锁存节点的逻辑电平输出为第二熔丝输出信号FZ0UT1〈#>。
[0078]例如，初始化单元可以包括用于在启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>上执行与非(NAND)操作的与非门，以及PM0S晶体管，该PM0S晶体管具有输入与非门的输出信号的栅极，并且该PM0S晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。
[0079]加载单元可以包括NM0S晶体管，第二熔丝信号FZDATA1〈#>被输入至该NM0S晶体管的栅极，并且该晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。
[0080]锁存单元可以包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。
[0081]输出单元可以包括彼此串联联接的第一和第二反相器。
[0082]参照图6，第三锁存块220C可以包括多个锁存部220C_1至220C_n，多个锁存部响应于启动模式信号FZYEN和第二内存库选择信号FZ_XBK〈1>被同时初始化，并且在启动模式期间可以锁存第三熔丝信号FZDATA2〈0: n>。
[0083]锁存部220C_1至220C_n的每一个可以具有和第二锁存块220B的锁存部220B_1至220B_n相同的结构。但是，包括在第三锁存块220C的锁存部220C_1至220C_n可以接收第二内存库选择信号FZ_XBK〈1>和第三熔丝信号FZDATA2〈0:n>，而不是第一内存库选择信号FZ_XBK〈0>和第二熔丝信号FZDATAl〈0:n>。
[0084]参照图7，第四锁存块220D可以包括响应于启动模式信号FZYEN和第三内存库选择信号FZ_XBK〈2>被同时初始化的多个锁存部220D_1至220D_n，并且在启动模式期间可以锁存第四熔丝信号FZDATA3〈0:n>。
[0085]锁存部220C_1至220D_n可以具有与第二锁存块220B的锁存部220B_1至220B_η相同的结构。但是，包括在第四锁存块220D的锁存部220D_1至220D_n可以接收第三内存库选择信号FZ_XBK〈2>和第四熔丝信号FZDATA3〈0:n>，而不是第一内存库选择信号FZ_ΧΒΚ〈0> 和第二熔丝信号 FZDATAl〈0:n>。
[0086]第五至第八锁存块220E至220H可以分别具有和第一至第四锁存块220A至220D相同的结构。但是，第五锁存块220E可以接收第五熔丝信号FZDATA4〈0:n>，而不是第一熔丝信号FZDATA0〈0:n>，并且第六锁存块220F可以接收第六熔丝信号FZDATA5〈0:n>，而不是第二熔丝信号FZDATAl〈0:n>，并且第七锁存块220G可以接收第七熔丝信号FZDATA6〈0:n>，而不是第三熔丝信号FZDATA2〈0:n>，并且第八锁存块220H可以接收第八熔丝信号FZDATA7〈0: n>，而不是第四熔丝信号FZDATA3〈0: n>。
[0087]下文描述用于驱动根据本发明的实施例的半导体器件200的方法。
[0088]用于驱动半导体器件200的方法可以包括在初始化模式期间，同时初始化第一和第五锁存块220A和220E ;在启动模式期间，当第一和第五锁存块220A和220E同时执行启动操作时，同时初始化第二和第六锁存块220B和220F ;在启动模式期间，当第二和第六锁存块220B和220F同时执行启动操作时，同时初始化第三和第七锁存块220C和220G ;在启动模式期间，当第三和第七锁存块220C和220G同时执行启动操作时，同时初始化第四和第八锁存块220D和220H ;以及在启动模式期间，同时执行第四和第八锁存块220D和220H的启动操作。
[0089]启动操作可以包括在第一至第八锁存块220A至220H中锁存第一至第八熔丝信号FZDATA0<0:n> 至 FZDATA7〈0:n> 的过程。
[0090]下文将参照图8详细描述用于驱动根据本发明的实施例的半导体器件200的方法。
[0091]图8是说明用于驱动根据本发明的实施例的半导体器件的方法的时序图。
[0092]参照图8，随着初始化源信号RSTB被启用至逻辑高电平，半导体器件200可以进入初始化模式。当半导体器件200进入初始化模式时，控制块(未示出)可以在预定初始化部分期间响应于初始化源信号RSTB生成启用至逻辑低电平的初始化信号FZLATRSTB。
[0093]然后，可以响应于初始化信号FZLATRSTB初始化第一和第五锁存块220A和220E。例如，第一和第五锁存块220A和220E可以响应于初始化信号FZLATRSTB将第一和第五熔丝输出信号FZ0UT0〈0:n>和FZ0UT4〈0:n>初始化至逻辑低电平。
[0094]在这种情况下，当启动源信号B00TUPEN被启用至逻辑高电平时，控制块可以在预定的启动部分期间响应于启动源信号B00TUPEN生成启用至逻辑高电平的启动模式信号FZYENo并且，在启动部分期间，第一至第四内存库选择信号FZ_XBK〈0:3>可以被顺序地启用。
[0095]当启动模式信号FZYEN和第一内存库选择信号FZ_XBK〈0>被启用至逻辑高电平时，熔丝块230可以将第一熔丝信号FZDATA0〈0:n>和第五熔丝信号FZDATA4〈0:n>分别输出至第一锁存块220A和第五锁存块220E。然后，第一和第五锁存块220A和220E可以执行启动操作。换句话说，第一锁存块220A可以锁存第一熔丝信号FZDATA0〈0:n>，第五锁存块220E可以锁存第五熔丝信号FZDATA4〈0:n>。
[0096]例如，第一锁存块220A可以响应于对应的具有逻辑低电平的第一熔丝信号FZ0UT0<0:n>将第一熔丝输出信号FZ0UT0〈0:n>保持在逻辑低电平。并且，第一锁存块220A可以响应于对应的具有逻辑高电平的第一熔丝信号FZDATA0〈0:n>将第一熔丝输出信号FZ0UT0<0:n>的电平转变至逻辑高电平。第五锁存块220E还可以执行和第一锁存块220A相同的操作。
[0097]当第一和第五