存储器元件及其操作方法
【专利说明】
[0001] 相关申请案
[0002] 本申请案主张申请日为2014年8月12日的美国编号第62/036, 203专利临时申 请案（provisionalapplication)的优先权，其中该申请案将通过引用并入（incorporated byreference)的方式，将此专利全文收载于本
【发明内容】
之中。
技术领域
[0003] 本发明有关于一种高密度存储器元件，特别是有关于一种使用堆叠存储结构 (stackedmemorystructures)的元件的操作。
【背景技术】
[0004] 随着集成电路中元件的关键尺寸逐渐缩小至工艺技术所能感知的极限，设计者已 经开始寻找可达到更大存储器密度的技术，藉以达到较低的位成本（costsperbit)。目 前正被关注的技术包括位于单一芯片上的存储单元多层结构（multiplelayersofmemory cells)。在具有存储单元多层结构的三维立体与非门存储器（NANDmemory)上所进行的操 作，包含读取、写入（program)及抹除。
[0005] -般而言，抹除操作是以存储单元区块（blocksofmemorycells)为单位依次进 行，高密度NAND存储器的一般问题，特别是在高密度的立体NAND存储器之中，一个存储单 元区块的容量（size)中通常非常大。假如使用者仅需要改变少数存储于立体NAND存储器 中的单元的编码时，操作会很不方便。随着立体NAND存储器的密度增加，存储单元多层结 构中叠层数量也跟着增加，进而导致区块容量更大，抹除操作更不方便。
[0006] 因此有需要提供一种更有效率更方便的技术藉以在立体NAND存储器中进性行抹 除操作。
【发明内容】
[0007] 提供一种在NAND阵列中进行性子区块（sub-block)抹除的方法，其可配置来作为 一三维与非门闪存。其中子区块包含一区块中一半的存储单元，或包含该区块中的另一部 分，详细说明将留待下述内容进一步解释。此处所使用的「区块」一词是指在一次抹除操 作中被同时操作的一组NAND串行。且在此抹除操作中，所有的NAND串行，通常是经由称 作共同源极线的导线连接至一参考电压，以响应于接地选择线GSL上传输，通常称作接地 选择信号的共享控制信号，虽然参考导线有可能耦接至非接地的电位。另外，一区块中的所 有NAND串行也连接至一组共享的字线。在一区块中的多条位线可以被分别地连接至这些 NAND串行，以响应于一组串行选择线SSLs上传输，通常称作串行选择信号的控制信号。在 区块抹除操作中，所有用来选择区块的串行选择信号系同时操作，藉以抹除整个区块。再 者，多个区块通常被设置在一个集成电路上，为了进行区块抹除操作，这些区块可以和相邻 的区块电性隔离。例如，通过绝缘结构来使这些区块彼此分离。
[0008] 描述一种操作包含多个存储单元区块的NAND阵列的方法，此方法包括一种子区 块抹除操作。此一方法同时适用于单层的NAND阵列和多层的NAND阵列，或适用于立体NAND阵列。
[0009] 此处所述的操作方法，可将子区块抹除，其包括共享区块中一组字线的子集的存 储单元，其中此一子集包含大于一的数目。通过此方式，可将区块中所有NAND串行里的部 分存储单元加以抹除。此一抹除操作可设置来抹除一个小于一个存储器阵列区块的单元， 以增加抹除操作的弹性。
[0010] 为了进行子区块抹除操作，可以采用逻辑或实体的方式将一个区块区分两个或更 多个子区块。区分子区块的方式，是使用字线的偏压配置（biasingarrangements)，同时使 传输给区块的接地选择信号和所有串行选择信号都设定为选择此一区块，来进行。可以在 被选择的区块中对字线施以偏压，以抹除抹一个子区块，并抑制此区块中的其他子区块不 被抹除。一或多条字线可以边界模式（boundarymode)进行操作，其中该模式有别于施加 在其他字线的抑制模式（inhibitmode)，用以支持子区块的抹除。
[0011] 此处所述的操作方法，通过第一串行选择开关，在所选择的区块中对NAND串行 的通道线（channellines)施加通道侧向抹除电压（channel-sideerasevoltage)。对 在区块中被NAND串行所共享的一组字线的子集施加字线侧向抹除电压（wordline-side erasevoltages)，以诱导親接于被选择的子集的存储单元产生隧穿（tunneling)。其中被 选择的子集包括一组字线中的一条或多条字线。同时抑制耦接至区块中被NAND串行所共 享的一组字线中未被选择的子集的存储单元产生隧穿。其中未被选择的子集包括一组字线 中的一条或多条字线。抑制产生隧穿的方式，可以包括在施加通道侧向抹除电压时，浮接 (floating)未被选择的子集中的字线。
[0012] 在一组字线中的边界字线上施加偏压，藉以在边界字线的一侧所选择的子集与位 于边界字线的另一侧未选择的子集之间诱发边界条件（boundaryconditions)。此边界条 件包括在子区块抹除操作中生成空穴所需的电场。
[0013] -组字线中的多条字线親接至字线驱动器（wordlinedrivers)。在一个实施例 之中，可以施加第一控制电压来开启与被选择的子集中的字线耦接的字线驱动器，藉以对 被选择的子集施加字线侧向抹除电压。当与第二控制电压相匹配的全局字线电压（global wordlinevoltage)被施加于与未被选择的子集中的字线親接的字线驱动器的输入端时， 可以施加第二控制电压来关闭与未被选择的子集中的字线耦接的字线驱动器。第一控制电 压与第二控制电压不同。例如，第一控制电压可以大于第二控制电压。当偏压施加于边界 字线时，可以施加第三控制电压来开启与边界字线耦接的字线驱动器。其中，第三控制电压 介于第一控制电压和第二控制电压之间。
[0014] 在一个实施例之中，当字线侧向抹除电压施加于被选择的子集时，施加控制电压 来开启与被选择的子集中的字线耦接的字线驱动器。当与第二控制电压相匹配的全局字线 电压被施加于与未被选择的子集中的字线耦接的字线驱动器的输入端时，可以施加相同的 控制电压来关闭与未被选择的子集中的字线耦接的字线驱动器。可以施加相同的控制电压 来开启与边界字线耦接的字线驱动器，以施加偏压于边界字线。其中，偏压介于字线侧向抹 除电压和全局字线电压之间。
[0015] 通道线可以包括具有N+型电性且连接至第一串行选择线开关的终端的漏极侧 边，以及具有P+型电性且连接至第二串行选择线开关的终端的源极侧边。可以对通道线的 源极侧边施加源极侧向电压（source-sidevoltage)，如此可提供空穴给NAND串行的通道 线，并且沿着通道线提高通道电位。
[0016] 为了响应抹除连接至区块中一组字线被选择的子集的存储单元的指令，可以经由 被选择区块中的第一串行选择开关来对NAND串行的通道线施加通道侧向偏压。可对在区 块中被NAND串行所共享的该组字线的子集施加字线侧向抹除电压，以诱导耦接于被选择 的子集的存储单元产生隧穿；并抑制耦接至区块中被NAND串行所共享的该组字线中未被 选择的子集的存储单元的隧穿；且可以对该组字线中的边界字线施加偏压，藉以在边界字 线的一侧所选择的子集与位于边界字线的另一侧未选择的子集之间诱发边界条件。
[0017] 本
【发明内容】
的其他方面以及优点可见于附图及以下的详细叙述与权利要求书。
【附图说明】
[0018]图1为根据本发明的一实施例绘示使用存储单元和偏压电路的集成电路存储器 的简化方块图；
[0019] 图2为绘示适用于类似图1的元件的立体NAND闪存阵列的部分结构示意图；
[0020]图3为绘示位于立体垂直栅极NAND闪存阵列结构中，包含单数和多个存储单元区 块以及包括NAND串行的多层叠层的立体单元的结构透视图；
[0021] 图4为绘示图3的立体垂直栅极NAND闪存阵列结构的布局图；
[0022] 图5为绘示连接至一区域（local)和全局字线驱动器结构的存储区块中的NAND 串行在X-Y平面的电路图；
[0023] 图6为绘示连接至另一种区域和全局字线驱动器结构的存储区块中的NAND串行 在X-Y平面的电路图；
[0024] 图7为绘示一种在子区块抹除过程中，使用图6的另一种区域和全局字线驱动器 结构，来对连接至被抑制存储单元的字线进行预充电的时序图；
[0025] 图8为绘示一种双模式立体垂直栅极NAND存储器结构；
[0026] 图9为绘示一种设置来作为NAND串行的通道线的平面图；
[0027]图10为绘示一种位于双模式存储器结构中，设置来作为NAND串行的双模式通道 线的平面图；
[0028] 图11为绘示一种适用于结合图5的电路所进行的子区块抹除操作的时序图；
[0029] 图12为绘示一种适用于结合图6的电路所进行的子区块抹除操作的时序图；以及
[0030] 图13为绘示一种可用于此处所述的子区块抹除操作的步骤流程图。
[0031]【符号说明】
[0032] 100:集成电路 107、115:总线
[0033] 110:存储器阵列 111、161、261 :行译码器
[0034] 113、263 :分页缓冲器
[0035] 116:列译码器 118:偏压配置供应电压
[0036] 119、269:状态机 123 :数据输入线
[0037] 124 :其他电路 200 :垂直连接器
[0038] 204 :连接器
[0039] 210、212、214、309、319、530、531、532、533、540、541 :串行选择开关
[0040] 220、222、224 :存储单元 230、232 :接触垫
[0041] 240、242、244 :外延区 258 :群译码器
[0042] 260:区块选择开关
[0043] 302、303、304、305、312、313、314、315、411、412、900 :通道线
[0044] 302B、303B、304B、305B、312A、313A、314A、315A:阶梯焊垫
[0045] 326 :接地选择线开关 328 :源极线
[0046] 511g、516g、519g:全局字线
[0047] 551、559、651、659 :字线子集
[0048] 590:全局字线译码器580:区域字线译码器
[0049] 560-572 :区域字线驱动器控
[0050] 595 :导线 680 :制信号线
[0051] 90冊、9〇δΝ、9〇冊：N+ 型终端
[0052] 901A、901B:介电电荷捕捉层
[0053] 907、908 :双栅极结构1005P:P+型终端
[0054] 1310 :通过被选择的存储单元区块中的第一选择开关施加通道侧向抹除偏压于通 道线
[0055] 1320 :施加字线侧向抹除电压于被选该组字线中的一被选择子集，藉以在耦接至 被选择子集的存储单元中诱发隧穿
[0056] 1330 :施加偏压至该组字线中一被选择的字线，藉以诱发边界条件
[0057] 1340 :抑制耦接至该组字线中一未被选择子集的存储单元中诱发隧穿
[0058]G0-Gn-l、Gn、Gn+l-G63:双边栅极结构
[0059]GSL、326、327 :接地选择线
[0060]CSL、520、521 :共同源极线
[0061]ML1、ML2、ML3 :金属层
[0062]T0、T1、T2、T3 :时间
[0063]BL-0、BL-2、BL-3、BL-N、L31、BL32:区域位线
[0064]SSL、SSLn !、SSLn、SSLn+1 :串行选择线
[0065]GBLnpGBLn、GBLn+1全局位线
[0066]ML1SSL、ML2SSL:金属串行选择线
[0067]GWLD、511、516 :全局字线驱动器
[0068]Vpp-Vt :临界电压的压差 V%:通道侧向抹除分压
[0069]Vca:源极侧向电压 Vbnd、Vnp:偏压
[0070]Vers :字线侧向抹除电压
[0071]WL0-WL(1 :字线
【具体实施方式】
[0072] 本发明的实施例的详细内容，将参照所附附图详述如下。但是应注意的是，以下的 说明内容并非将本发明的技术手段限定于某特定的结构或方法实施例。相反地本发明的技 术手段可以结合其他的特征、元件、方法或实施例来加以实施。优选实施例的提出，仅是为 了清楚说明本发明，并非用以限定本发明的范围，本发明的保护范围当视权利要求所界定 者为准。任何该领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改 与修饰。不同实施例中相同的元件，将以相同的元件符号加以表示。
[0073] 图1为绘示包含可用来进行此处所述的操作的NAND闪存阵列110 (以下简称存储 器阵列110)的集成电路100的简化方块图。在一实施例中，此存储器阵列110是一种立体 存储器，并且包括多层的存储单元。此存储器阵