出信号0S〈0:n> 可以具有逻辑电平"L"、"L"、"H"、"H"。因此，每个信号传输线部分A、B、C处的电流消耗可 以在高与低之间。参考表2的第四行，当多个输入信号IS〈0:n>以顺序逻辑电平"H"、"L"、 被输入时，多个传输信号TS〈0:n>可以具有逻辑电平"!1"、"!1"、"!1"、"!1"，多个输出 信号0S〈0:n>可以具有逻辑电平"!1"、"1/'、"!1"、"1/'。因此，在每个信号传输线部分厶和〇 处的电流消耗可以是高的，而信号传输线部分B处的电流消耗可以是低的。
[0040] 从表1的第二行和第三行可以看出，当连续地触发的信号经由信号传输电路10传 输时，大电流可以流过信号传输线部分A、B、C，并且可能出现峰值电流。从表2可以看出， 根据本公开一个实施例的半导体装置1可以在信号传输线处减小电流消耗。因此，根据本 公开一个实施例的半导体装置1可以减小峰值电流。
[0041] 图5是说明根据本公开的一个实施例的系统2的示意图。参考图5,系统2可以包 括封装衬底510、插入式衬底520、控制器530和存储器540。层叠在封装衬底510上的插 入式衬底可以经由电耦合方式555,诸如凸球、球栅阵列、C4凸块等电连接至封装衬底510。 封装衬底510和插入式衬底520可以具有信号路径。虽然未说明，但是封装衬底510可以 包括封装球，系统2可以经由封装球电连接至外部设备。
[0042] 层叠在插入式衬底520上的控制器530和存储器540可以经由微凸块560电连接 至插入式衬底520。控制器530可以经由插入式衬底520的信号路径与存储器540通信。 控制器530和存储器540中的每个可以包括物理层PHY，所述物理层PHY是用于数据通信的 通信接口。系统2的元件可以被封装为单一封装体或各种形式，诸如片上系统（S0C)、系统 级封装（SIP)、多芯片封装、倒装芯片封装等等。
[0043] 控制器530可以是用于控制存储器540的主设备。控制器530可以是一个或更多 个中央处理单元（CPU)、图形处理单元（GPU)、数字信号处理器（DSP)、应用处理器（AP)、控 制器芯片和存储控制器芯片。
[0044] 存储器540可以是由控制器530控制的从动设备。存储器540可以是易失性存储 装置，如动态随机存取存储器（DRAM)。同样地，存储器540可以包括一个或更多个非易失 性存储装置，上述非易失性存储装置包括闪存存储器件、相变随机存取存储器（PCRAM)、电 阻式随机存取存储器（ReRAM)、铁电随机存取存储器（FeRAM)、磁性随机存取存储器（MRAM) 和自旋矩传输磁存储器（STTRAM)。进一步，存储器540可以包括易失性和非易失性存储装 置。作为一个例子，存储器540可以是包括多个芯片的层叠型半导体装置。
[0045] 图6是说明图5所不的存储器540的不意图。参考图6,存储器540可以包括基 础裸片610和多个裸片620、630、640、650。多个裸片620、630、640、650可以配置在基础裸 片610之上。例如，多个裸片620、630、640、650可以垂直地层叠在基础裸片610之上（层 叠裸片）。多个层叠裸片620、630、640、650中的每个可以包括形成在其中的穿通通孔670， 并且可以经由微凸块680和穿通通孔670电连接至基础裸片610和其他层叠裸片620、630、 640、650。多个层叠裸片620、630、640、650可以分别包括用于储存数据的存储磁芯621、 531、641、651〇
[0046] 多个层叠裸片620、630、640、650中的每个可以包括第一输出控制单元622、632、 642、652,基础裸片610可以包括第二输出控制单元611和物理层PHY。第一输出控制单元 622、632、642、652可以锁存从层叠裸片620、630、640、650的存储磁芯621、531、641、651输 出的数据，以及分别将锁存数据传输至基础裸片610。第一输出控制单元622、632、642、652 可以允许利用管道线在预定定时将从存储磁芯621、531、641、651输出的数据输出至基础 裸片610。第一输出控制单元622、632、642、652可以允许彼此间具有不同倾斜的多个层叠 裸片620、630、640、650在高延迟条件下高速操作。第一输出控制单元622、632、642、652中 的每个可以包括图2的第一输出控制单元110。从第一输出控制单元622、632、642、652输 出的数据可以经由穿通通孔670传输至第二输出控制单元611。第二输出控制单元611可 以储存经由穿通通孔670传输的数据，并且可以将储存数据输出至物理层PHY。第二输出控 制单元611可以允许利用管道线在预定定时将从多个层叠裸片620、630、640、650输出的数 据输出至物理层PHY和控制器530。第二输出控制单元611可以包括图2的第二输出控制 单元120。物理层PHY可以接收从第二输出控制单元611输出的数据，可以将接收的数据输 出至控制器530作为数据DQ〈0:n>。
[0047] 图7是说明图6所示的基础裸片610和多个层叠裸片620、630、640、650之一的配 置的示意图。多个层叠裸片620、630、640、650中的每个可以包括第一输出控制单元711、 穿通通孔收发器712和穿通通孔713。穿通通孔713可以形成在层叠裸片的内部，并且可 以经由凸块（未图示）电耦合至基础裸片610的元件。第一输出控制单元711可以接收从 存储磁芯输出的输入数据IS〈0:n>。第一输出控制单元711可以响应于第一输入控制信号 PINl〈0:k>来接收输入数据IS〈0:n>，并且可以响应于第一输出控制信号P0UTl〈0:k> (例 如，k是等于或大于2的整数）来将接收的数据输出至穿通通孔收发器712作为传输数据 TS〈0:n>。穿通通孔收发器712可以将从第一输出控制单元711输出的传输数据TS〈0:n> 放大并且输出至穿通通孔713。
[0048] 基础裸片610可以包括穿通通孔接收器722和输出控制单元721。穿通通孔接收 器722可以接收经由穿通通孔713传输的传输数据TS〈0:n>，将其放大并且输出传输数据 TS〈0: n>。第二输出控制单元721可以接收从穿通通孔接收器722输出的传输数据TS〈0: n>。 第二输出控制单元721响应于第二输入控制信号PIN2〈0: j>来接收传输数据TS〈0: n>，并且 可以响应于第二输出控制信号P0UT2〈0: j>(例如，j是等于或大于2的整数）来将接收的 数据作为输出数据输出〇S〈0:n>。
[0049] 第一输出控制单元711可以包括图2的第一输出控制单元110,包括第一输出控制 单元711的输入节点的信号传输线部分可以对应于表2的信号传输线部分A。包括穿通通 孔收发器712、穿通通孔713和穿通通孔接收器722 (传输信号TS〈0:n>经由所述穿通通孔 收发器712、所述穿通通孔713和所述穿通通孔接收器722传输）的信号传输线部分可以对 应于包括参考图2所述的信号传输线130的传输负载的信号传输线部分，并且可以对应于 表2的信号传输线部分B。第二输出控制单元721可以包括参考图2所述的第二输出控制 单元120,包括第二输出控制单元721的输出节点的信号传输线部分可以对应于表2的信号 传输线部分C。层叠裸片的第一输出控制单元711以及基础裸片610的第二输出控制单元 721可以减小在信号传输线部分A、B、C处的过多的电流消耗，因此可以减小在数据传输期 间出现的峰值电流。
[0050] 以上虽然已经描述了特定实施例，但是对于本领域技术人员来说应当理解的是， 所述实施例仅是举例。相应地，能够减小传输信号中的峰值电流的半导体装置和系统不应 当基于所述实施例而被限定。确切地说，当结合以上描述和附图时，在本文中能够减小传输 信号中的峰值电流的半导体装置和系统应当仅根据所附权利要求来限定。
[0051 ] 通过以上实施例可以看出，本申请提供了以下的技术方案。
[0052] 技术方案1. 一种半导体装置，包括：
[0053] 第一输出控制单元，其包括多个同相管和多个反相管；以及
[0054] 第二输出控制单元，其包括多个同相管和多个反相管，
[0055] 其中，第一输出控制单元的同相管配置为将输入信号同相并且将同相的输入信号 输出至信号传输线作为传输信号，第一输出控制单元的反相管配置为将输入信号反相并且 将反相的输入信号输出至信号传输线作为传输信号，第二输出控制单元的同相管配置为将 传输信号同相并且输出同相的传输信号，第二输出控制单元的反相管配置为将传输信号反 相并且输出反相的传输信号。
[0056] 技术方案2.如权利要求1所述的半导体装置，其中，包括在第一输出控制单元中 的所述多个同相管和所述多个反相管通过响应于多个第一输入控制信号按顺序且交替地 操作来接收输入信号。
[0057] 技术方案3.如权利要求2所述的半导体装置，其中，包括在第一输出控制单元中 的所述多个同相管和所述多个反相管通过响应于多个第一输出控制信号按顺序且交替地 操作来输出传输信号。
[0058] 技术方案4.如权利要求3所述的半导体装置，其中，包括在第一输出控制单元中 的所述多个同相管中的每个同相管，包括：
[0059] 第一反相驱动器，其配置为响应于相应的所述多个第一输入控制信号中的一个信 号来使输入信号反相；
[0060] 第一锁存部，其配置为锁存第一反相驱动器的输出；以及
[0061] 第二反相驱动器，其配置为通过响应于相应的所述多个第一输出控制信号中的一 个信号而使第一锁存部的输出反相来输出传输信号。
[0062] 技术方案5.如权利要求4所述的半导体装置，其中，包括在第一输出控制单元中 的所述多个反相管中的每个反相管包括：
[0063] 通过门，其配置为响应于相应的所述多个第一输入控制信号中的一个而使输入信 号通过；
[0064] 第二锁存部，其配置为锁存通过门的输出；以及
[0065] 第三反相驱动器，其配置为通过响应于相应的所述多个第一输出控制信号中的一 个使