半导体装置的制造方法
【专利说明】半导体装置
[0001 ] 本申请是申请日为2011年8月31日、申请号为CN 201110254498.0、发明名称为“半导体装置”的中国发明专利申请的分案申请。
技术领域
[0002]本发明的各个实施例涉及半导体装置。具体地，某些实施例涉及具有对多个芯片执行有效的ID(标识)分配的多个芯片的半导体装置。
【背景技术】
[0003]为了提高半导体装置的集成度，已开发了3D(三维)半导体装置，在所述3D半导体装置中，多个芯片被层叠并封装在单个封装体中以提高集成度。由于3D半导体装置中包括多个芯片，故它被配置为使得每个芯片能够由使半导体装置能够从所述多个芯片中选择某个芯片的电信号区分开。
[0004]图1是示意性地说明包括芯片选择电路的【背景技术】的半导体装置的配置的图。如从图1可以看出，构成半导体装置的三个芯片Chipl至Chip3被层叠成未对齐的、类似于台阶的形状。芯片Chipl至Chip3中的每个分别具有用于接收芯片选择信号的芯片选择引脚ChipSelect1n Pin I和Chip Select1n Pin 2。芯片Chipl至Chip3中的每个分别在两个芯片选择引脚Chip Select1n Pin I和Chip Select1n Pin 2上施加有两个电压VDD和VSS。可以基于施加的两个电压VDD和VSS来选择三个芯片Chipl至Chip3之一。在【背景技术】的半导体装置中，当如上所述为每个芯片提供两个芯片选择引脚Chip Select1n Pin I和ChipSelect1n Pin 2时，最多可以对四个芯片进行选择。
[0005]然而，由于在【背景技术】的半导体装置中要如上述那样额外地设置芯片选择引脚，因此难以保证芯片的足够的尺寸(footage)，且只可以选择有限数量的芯片。此外，为了将电压VDD和VSS与芯片选择引脚Chip Select1n Pin I和Chip Select1n Pin 2连接，半导体装置应当配备有引线，这使得整个电路线路连接复杂。另外，由于芯片应当被层叠成未对齐的、类似于台阶的形状，因此封装半导体装置是复杂且困难的。
[0006]近来正在开发使用穿通硅通孔(TSV)的3D半导体装置。3D半导体装置可以包括多个芯片。多个芯片可以经由TSV彼此电连接。使用TSV的半导体装置可以通过层叠相同类型或不同类型的芯片来形成。就此而言，通常通过层叠至少一个主芯片以及结构与主芯片相同的多个从芯片来形成半导体装置。主芯片具有与从芯片相同或不同的结构。
[0007]图2是示意性地说明使用TSV的半导体装置的结构的图。如图2所示，主芯片和多个从芯片可以经由TSV彼此电连接。多个从芯片由接收器共同地接收经由TSV从主芯片传送来的数据信号。主芯片经由TSV接收由收发器从每个从芯片传送来的信号。例如，当经由TSV传送信号时，所有的从芯片都接收信号，这触发所有的从芯片都操作。因此，需要一种仅选择要操作的从芯片的方法。通过指定要操作的从芯片，即使所有的从芯片都共同地从主芯片接收信号，但只有需要操作的从芯片能够接收信号并且操作。
【发明内容】
[0008]因此，需要一种可以克服上述问题或缺点中的一个或更多个的改进的半导体装置。具体地，需要一种能够向构成3D半导体装置的多个芯片分配ID的改进的半导体装置。
[0009]在以下的描述中，某些方面和实施例将变得明显。应当理解的是，这些方法和实施例仅仅是示例性的，而本发明从广义上来说即使在不具有这些方面和实施例的一个或一个以上的特征的情况下也能够实行。
[0010]在本发明的一个示例性方面中，一种半导体装置可以包括:第一芯片ID发生单元，所述第一芯片ID发生单元被配置为经由第一穿通硅通孔接收使能信号以及经由第二穿通硅通孔接收时钟信号，并产生第一芯片ID信号和延迟了的使能信号;第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第三穿通硅通孔从第一芯片ID发生单元接收延迟了的使能信号，并产生第二芯片ID信号;第一芯片选择信号发生单元，所述第一芯片选择信号发生单元被配置为接收第一芯片ID信号和主ID信号并产生第一芯片选择信号；以及第二芯片选择信号发生单元，所述第二芯片选择信号发生单元被配置为接收第二芯片ID信号和主ID信号并产生第二芯片选择信号。
[0011]在本发明的另一个示例性方面中，一种半导体装置可以包括:第一芯片ID发生单元，所述第一芯片ID发生单元被配置为接收时钟信号以及经由第一穿通硅通孔接收使能信号，并产生第一芯片ID信号和转换了的使能信号;第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第二穿通硅通孔接收转换的使能信号，并产生第二芯片ID信号；选择ID发生单元，所述选择ID发生单元被配置为提供第一芯片ID信号和第一替换ID信号之一作为第一选择ID信号，并提供第二芯片ID信号和第二替换ID信号之一作为第二选择ID信号；以及芯片选择信号发生单元，所述芯片选择信号发生单元被配置为接收第一选择ID信号和第二选择ID信号以及主ID信号，并产生第一芯片选择信号和第二芯片选择信号。
[0012]在本发明的另一个示例性方面中，一种具有层叠的第一芯片和第二芯片的半导体装置可以包括:第一组穿通硅通孔，所述第一组穿通硅通孔被配置为在沿一条直线延伸的同时穿通并连接第一芯片和第二芯片，并传送设置在第一芯片中的电路所产生的信号;第一再分配层，所述第一再分配层被配置为将第一组穿通硅通孔与设置在第二芯片中的电路电连接；以及第二再分配层，所述第二再分配层被配置为将设置在第二芯片中的电路和第一组穿通硅通孔电连接。
[0013]在本发明的另一个示例性方面中，一种具有多个芯片的半导体装置可以包括:第一电路模块，所述第一电路模块被配置为接收芯片使能信号和时钟信号，并产生延迟了的使能信号以及表示第一编码的第一识别信号，所述第一编码代表所述多个芯片中的第一芯片，所述延迟了的使能信号是通过基于时钟信号将使能信号延迟而获得的；第二电路模块，所述第二电路模块被配置为接收时钟信号以及从第一电路模块接收延迟了的使能信号，并产生表示第二编码的第二识别信号，所述第二编码代表所述多个芯片中的第二芯片;第一芯片指定模块，所述第一芯片指定模块被配置为接收第一识别信号和表示目标编码的芯片指定信号，所述目标编码代表在包括第一芯片和第二芯片的所述多个芯片之中要被激活的目标芯片，并且所述第一芯片指定模块将第一编码与目标编码进行比较以在此基础上产生第一芯片选择信号；以及第二芯片指定模块，所述第二芯片指定模块被配置为接收芯片指定信号以及表示出代表第二芯片的第二编码的第二识别信号，并且将第二编码与目标编码进行比较以在此基础上产生第二芯片选择信号。
【附图说明】
[0014]合并在本说明书中并且构成本发明的一部分的附图图示了根据本发明的多个实施例，附图与说明书描述一起用来解释本发明的原理。
[0015]图1是示意性地说明【背景技术】的半导体装置的配置的图；
[0016]图2是示意性地说明使用TSV的半导体装置的结构的图；
[0017]图3是示意性地说明根据本发明的一个示例性实施例的半导体装置的结构的图；
[0018]图4是说明穿通第一至第三芯片串联连接的第一TSV的图；
[0019]图5是说明图3所示的半导体装置的详细配置的图；以及
[0020]图6是说明要增加的且提供作为对图3所示的半导体装置的替换的配置的图。
【具体实施方式】
[0021]现在将仔细参考根据本发明的示例性实施例以及附图中所图示的实例。只要有可能，在附图中将使用相同的附图标记表示相同或相似的部件。
[0022]图3是示意性地说明根据本发明的一个示例性实施例的半导体装置的结构的图。在图3中，尽管示出半导体装置I是由四个层叠的芯片形成的，但是要注意的是层叠的芯片的数量不限于此。半导体装置I可以包括主芯片MASTER、第一至第三芯片SLA VEl至SLA VE3、第一至第四TSV(穿通硅通孔)TSV1至TSV4、第一至第三芯片ID发生单元11至13、以及第一至第三芯片选择信号发生单元21至23。<