TSVla与第二芯片ID发生单元12电连接。因此，从主芯片MASTER传送来的使能信号EN被输入到第一芯片ID发生单元11，且从第一芯片ID发生单元11产生的第一转换了的使能信号CENl经由第一再分配层RDLla被传送到第一芯片区域中的第一子TSV TSVla13S夕卜，所传送的第一转换了的使能信号CENl经由第一子TSV TSVla被传送到第二再分配层RDLlb。第二再分配层RDLlb将第一转换了的使能信号CENl传送到第二芯片ID发生单元12，从第二芯片ID发生单元12产生的第二转换了的使能信号CEN2经由再分配层RDL2a被传送到第二芯片区域中的第一TSV的第二子TSV TSVlb。所传送的第二转换了的使能信号CEN2经由第二芯片区域中的第一TSV的第二子TSV TSVlb和再分配层RDL2b被传送到第三芯片ID发生单元13。如上所述，第一至第三芯片SLA VEl至SLA VE3包括允许顺序地将第一芯片ID发生单元11、第一芯片区域中的第一子TSV TSVla、第二芯片ID发生单元12、第二芯片区域中的第二子TSV TSVlb和第三芯片ID发生单元13串联连接的再分配层。因此，包括了第一至第三子TSV TSVla至TSVlc的第一TSV TSVl可以将第一至第三芯片SLAVEl至SLAVE3串联连接。
[0037]在图4中，可以在将第一芯片ID发生单元11与第一芯片区域中的第一子TSV TSVla电连接的再分配层RDLla与第一芯片ID发生单元11之间插入至少一个金属线M。此外，可以在将第一芯片区域中的第一子TSV TSVla与第二芯片ID发生单元12电连接的再分配层RDLlb与第二芯片ID发生单元12之间插入凸块BUMP和至少一个金属线M。类似地，布置在第二芯片SLAVE2和第三芯片SLAVE3中的再分配层RDL2a、RDL2b、RDL3a和RDL3b以及与其连接的组成部件可以包括金属线M和凸块BUMP。
[0038]如图4所示，通过将再分配层布置在各个芯片中，沿着一条竖直线布置的TSV可以顺序地将芯片串联连接。此外，当第一至第三芯片SLAVEl至SLAVE3具有相同的结构时能够允许TSV的串联连接。
[0039]图5是说明图3所示的半导体装置I的示例性配置的图。如图5所示，第一芯片ID发生单元11可以包括第一编码信号发生部ill和第一编码部112。第一编码信号发生部111被配置为经由第一至第三TSV TSVl至TSV3接收使能信号EN、时钟信号CLK和复位信号RST，并产生第一转换了的使能信号CENl和第一编码信号la、lb、lc和Id。在图5中，第一编码信号发生部111可以包括四个触发器FF。所述四个触发器FF在时钟信号CLK输入时执行储存并输出使能信号EN的操作。因此，经由第一TSV TSVl传送的使能信号EN被输入触发器FF。使能信号EN由四个触发器FF顺序地延迟。例如，当使能信号EN被施加为高电平脉冲且时钟信号CLK触发四次时，第一编码信号la、lb、lc和Id可以具有为OOOl的逻辑电平。四个触发器FF之中的第一触发器FF将使能信号EN延迟并产生第一转换了的使能信号CENl。第一转换了的使能信号CENl经由第一TSV TSVl被输入至第二芯片ID发生单元12。第一编码部112被配置为接收第一编码信号la、lb、lc和Id并产生第一芯片ID信号CIDl〈0:n>。第一编码部112将第一编码信号la、lb、lc和Id编码为预定的比特数n，并产生第一芯片ID信号CIDl〈0:n>。
[0040]与第一芯片ID发生单元11相似，第二芯片ID发生单元12的第二编码信号发生部121也可以包括四个触发器FF，并产生第二编码信号2a、2b、2c和2d。由于第二编码信号发生部121的第一触发器FF接收通过将使能信号EN延迟而产生的第一转换了的使能信号CENl，故当时钟信号CLK触发四次时第二编码信号2a、2b、2c和2d可以具有为0010的逻辑电平。第二编码信号发生部121的第一触发器FF将第一转换了的使能信号CENl延迟并产生第二转换了的使能信号CEN2。第二转换了的使能信号CEN2经由第一TSV TSVl输入至第三芯片ID发生单元13。第二编码部122被配置为接收第二编码信号2a、2b、2c和2d并产生第二芯片ID信号(:102〈0:11>。第二编码部122将第二编码信号2&、213、2(3和2(1编码成预定的比特数11，并产生第二芯片 ID 信号 CID2〈0:n>。
[0041 ]第三芯片ID发生单元13的第三编码信号发生部131也可以包括四个触发器FF，并产生第三编码信号3a、3b、3c和3d。由于第三编码信号发生部131的第一触发器FF接收通过将第一转换了的使能信号CENl延迟而产生的第二转换了的使能信号CEN2，故当时钟信号CLK触发四次时第三编码信号3a、3b、3c和3d可以具有为0100逻辑电平。第三编码部132被配置为接收第三编码信号3a、3b、3c和3d并产生第三芯片ID信号CID3〈0:n>。第三编码部132将第三编码信号3a、3b、3c和3d编码成预定的比特数n，并产生第三芯片ID信号CID3〈0:n>。
[0042]构成编码信号发生部111、121和131中的每个的触发器的数量不具体限于本发明的示例性实施例所使用的。本领域的技术人员将容易理解的是，触发器的数量可以根据沟构成半导体装置I的层叠芯片的数量而变化，且时钟信号CLK的触发次数也可以变化。
[0043]第一至第三芯片选择信号发生单元21至23经由第四TSV TSV4接收主ID信号MID〈O: n>。第一至第三芯片选择信号发生单元21至23中的每个被配置为将主ID信号MID〈0: n>与相应的芯片ID信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>进行比较，并基于比较结果产生第一至第三芯片选择信号CSl至CS3之一。当芯片ID信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>中的任何一个与主ID信号MID〈0:n>匹配时，第一至第三芯片选择信号发生单元21至23中的相应一个产生具有相应的芯片ID信号的芯片选择信号。例如，如果主ID信号MID〈0:n>与第二芯片ID信号CID2〈0:n>匹配，则第二芯片选择信号发生单元22产生第二芯片选择信号CS2。第一至第三芯片选择信号发生单元21至23可以被配置为包括接收主ID信号MID〈0:n>和各个芯片 ID 信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>的异或非门。
[0044]下面将参照图3至图5描述根据本发明的一个示例性实施例的半导体装置I的操作。如果半导体装置I被激活，则布置在主芯片MASTER中的控制单元30产生使能信号EN，并从外部时钟CLK_ex产生时钟信号CLK。使能信号EN经由第一TSV TSVl传送到第一芯片ID发生单元11的第一编码信号发生部111，并且时钟信号CLK经由第二TSV TSV2传送到第一至第三芯片SLAVEl至SLAVE3的第一至第三编码信号发生部111、121和131。
[0045]如果使能信号EN是高电平脉冲信号且时钟信号CLK触发四次，则第一编码信号发生部111产生为0001的第一编码信号la、lb、lc和ld，第二编码信号发生部121产生为0010的第二编码信号2a、2b、2c和2d，且第三编码信号发生部131产生为0100的第三编码信号3a、3b、3c和3d。第一至第三编码部112、122和132对各个编码信号进行编码并产生第一至第三芯片 ID 信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>。
[0046]第一至第三芯片选择信号发生单元21至23中的每个接收各个芯片ID信号CID1〈0:11>、(:102〈0:11>和(:103〈0:11>以及经由第四了3￥ TSV4从主芯片MASTER传送来的主ID信号MID〈0:11>，并且将各个芯片10信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>与主10信号]\