00〈0:11>进行比较。如果主ID信号MID〈0:n>与第二芯片ID信号CID2〈0:n>匹配，则第二芯片选择信号发生单元22产生第二芯片选择信号CS2，而第一芯片选择信号发生单元21和第三芯片选择信号发生单元23不产生第一芯片选择信号CSl和第三芯片选择信号CS3。因此，第二芯片SLAVE2响应于第二芯片选择信号CS2而被激活，并且第二芯片SLAVE2能够执行半导体装置I的操作。
[0047]半导体装置I能够实现TSV与各个芯片的串联连接，并且能够快速且简单地施加芯片ID信号。因此，可以单独地选择和激活需要操作的芯片。
[0048]图6说明根据本发明一个实施例的半导体装置I的附加的配置。图6图示可以增加的选择ID发生单元40，以及可以替换图3所示的芯片选择信号发生单元21至23的芯片选择信号发生单元50。选择ID发生单元40接收测试模式信号TM〈0:m>和第一至第三芯片ID信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>。选择10发生单元40从测试模式信号了]\1〈0:111>产生第一至第三替换 ID信号1?101〈0:11>、1?102〈0:11>和1?103〈0:11>。第一替换10信号1?101〈0:11>是用于替换第一芯片ID信号CID1〈0:n>的信号，第二替换ID信号RID2〈0:n>是用于替换第二芯片ID信号CID2〈0:n>的信号，第三替换ID信号RID3〈0: n>是用于替换第三芯片ID信号CID3〈0:n>的信号。选择ID信号单元40被配置为响应于测试模式信号TM〈0:m>而输出第一至第三芯片ID 信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>或者第一至第三替换10信号1?101〈0:11>、1?102〈0:n> 和RID3〈0:n> 作为选择 ID信号 3101〈0:11>、3102〈0:11>和3103〈0:11>。当第一至第三芯片10信号CID1〈0: n>、CID2〈0: n>和CID3〈0: n>中的任何一个未正确地产生时，选择ID发生单元40输出第一至第三替换ID信号1?101〈0:11>、1?102〈0:11>和1?103〈0:11>而不是第一至第三芯片10信号(:101〈0:11>、(:102〈0:11>和(:103〈0:11>来作为第一至第三选择10信号5101〈0:11>、5102〈0:n>和SID3〈0:n>，从而保证半导体装置I的正确的芯片选择操作。
[0049]选择ID发生单元40包括替换ID发生部41和选择部42。替换ID发生部41被配置为接收测试模式信号TM〈0:m>并产生第一至第三替换ID信号RIDl〈0:n>、RID2〈0:nMPRID3〈0:n>。替换ID发生部41包括多个熔丝组(未示出)。因此，通过以希望的方式切断所述多个熔丝组所拥有的熔丝并应用测试模式信号TM〈0:m>，产生第一至第三替换ID信号RID1〈0:n>、RID2〈0:n>和RID3〈0:n>。
[0050]选择部42被配置为输出第一至第三芯片ID信号CIDl〈0:n>、CID2〈0:nMPCID3〈0:n>或第一至第三替换ID信号RIDl〈0:n>、RID2〈0:n>和RID3〈0:n>。也就是说，选择部42产生第一芯片ID信号CID1〈0:n>或第一替换ID信号RID1〈0: n>作为第一选择ID信号SID1〈0: n>，产生第二芯片ID信号CID2〈0:n>或第二替换ID信号RID2〈0:n>作为第二选择ID信号SID2〈0:n>，以及产生第三芯片ID信号CID3〈0:n>或第三替换ID信号RID3〈0:n>作为第三选择ID信号SID3<0:n>o
[0051 ]虽然没有单独示出，但选择ID发生单元40可以正如第一至第三芯片ID发生单元11至13那样被分布且布置在第一至第三芯片SLAVEl至SLAVE3中。此外，选择ID发生单元40可以一同布置在主芯片MASTER中。在这种情形下，可能够需要用于传送各个ID信号的额外的TSV0
[0052]芯片选择信号发生单元50被配置为接收第一至第三选择ID信号SID1〈0:n>、SID2〈0:n>和SID3〈0:n>以及主ID信号MID〈0:n>，并产生第一至第三芯片选择信号CSl至CS3。芯片选择信号发生单元50将第一至第三选择ID信号3101〈0:11>、3102〈0:11>和3103〈0:11>与主10信号MID〈0:n>进行比较，并产生与匹配主ID信号MID〈0:n>的选择ID信号相对应的芯片选择信号。例如，如果主ID信号MIS〈0: n>与第二选择ID信号SID2〈0: n>匹配，则芯片选择信号发生单元50产生第二芯片选择信号CS2而不产生第一芯片选择信号CSl和第三芯片选择信号CS3。虽然没有单独示出，但芯片选择信号发生单元50可以正如第一至第三芯片选择信号发生单元21至23那样被分布且布置在第一至第三芯片SLAVEl至SLAVE3中。通过另外的配置和替换配置，根据本发明的一个示例性实施例的半导体装置I可以更加准确地产生芯片选择信号。
[0053]虽然已经描述了某些实施例，但是本领域技术人员将会理解的是，描述的实施例仅是示例性的。因此，本文描述的半导体装置不应当基于所描述的实施例来限定。确切地说，本文所描述的半导体装置应当仅根据所附权利要求并结合附图来限定。
【主权项】
1.一种包括层叠的第一芯片和第二芯片的半导体装置，包括: 第一组穿通硅通孔，所述第一组穿通硅通孔被配置为在沿一条直线延伸的同时穿通并连接所述第一芯片和所述第二芯片，并传送设置在所述第一芯片中的电路所产生的信号； 第一再分配层，所述第一再分配层被配置为将所述第一组穿通硅通孔与设置在所述第二芯片中的电路电连接；以及 第二再分配层，所述第二再分配层被配置为将设置在所述第二芯片中的电路和所述第一组穿通硅通孔电连接。2.如权利要求1所述的半导体装置，还包括: 另一个再分配层，所述另一个再分配层被配置为将设置在所述第一芯片中的电路与所述第一组穿通硅通孔电连接。3.如权利要求2所述的半导体装置，还包括: 金属线，所述金属线被配置为将设置在所述第一芯片中的电路与所述另一个再分配层电连接。4.如权利要求1所述的半导体装置，还包括: 凸块和金属线，所述凸块和金属线被配置为将所述第一再分配层和设置在所述第二芯片中的电路电连接。5.如权利要求1所述的半导体装置，还包括: 金属线，所述金属线被配置为将设置在所述第二芯片中的电路与所述第二再分配层电连接。
【专利摘要】本发明提供一种半导体装置，可以包括：第一芯片ID发生单元，所述第一芯片ID发生单元被配置为经由第一穿通硅通孔接收使能信号以及经由第二穿通硅通孔接收时钟信号，并产生第一芯片ID信号和延迟的使能信号；第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第三穿通硅通孔从第一芯片ID发生单元接收延迟的使能信号，并产生第二芯片ID信号；第一芯片选择信号发生单元，所述第一芯片选择信号发生单元被配置为接收第一芯片ID信号和主ID信号并产生第一芯片选择信号；以及第二芯片选择信号发生单元，所述第二芯片选择信号发生单元被配置为接收第二芯片ID信号和主ID信号并产生第二芯片选择信号。
【IPC分类】G11C16/20, G11C5/04
【公开号】CN105609126
【申请号】CN201511000828
【发明人】边相镇, 高在范
【申请人】海力士半导体有限公司
【公开日】2016年5月25日
【申请日】2011年8月31日
【公告号】CN102467960A, CN102467960B, US8713349, US20120124408