专利名称：倒装芯片的高性能硅接触的制作方法
技术领域：
本发明涉及集成电路的互连线，特别涉及穿过晶片的集成电路互连线。
相关技术的讨论半导体器件一般是制造在一块晶片上，随后进行测试并分开成为分立的管芯或芯片。然后将分立的管芯进行封装。接着一般是在一块印刷电路板(PCB)上将封装的芯片装配在一起，并使其电互连以形成所要求的功能。分开制成的芯片的电互连通常是出现在分立芯片的外部。尽管PCB技术有利于使分开制成和装配的芯片组合在一起，可是这样作也带来了某些不易克服的问题。例如，与装在其上的芯片电路相比，PCB耗费了大量的实体空间。这样的PCB就提出了缩小实体空间的要求。此外，确保PCB上所装芯片之间电互连的牢固性也是一项挑战。而且，在某些应用当中，由于牵涉到信号损失或耗散和受到其它集成电路器件的干扰需要缩短器件之间电互连的实体长度。
半导体工业中的一项不断的挑战就是要谋求有一种新的、创造性的、而且是有效的方法，使与制造在相同或不同管芯上的电路器件及其之间形成电互连。与此相关的是，提出了不断的挑战以谋求和/或改进用于封装集成电路器件的封装技术，特别是在器件尺寸不断缩小的情况下尤为如此。
发明概要本发明提供了更可靠而且更加适应缩小的电路尺寸的同轴互连线以及一种形成这种同轴互连线的方法。
提供一块包括前后表面的半导体基片，并且穿透基片在前后表面之间伸展一个小孔。小孔部分地是由其内壁部分界定的。在贴近至少是一些内壁部分处形成导电材料。此导电材料提供了一外部同轴线部件。随后，在小孔内，在导电材料上面径向朝内形成一层电介质材料。接着在小孔内的电介质材料层上面径向朝内形成第二导电材料。后一导电材料构成内部导电同轴线部件。
在一项优选方案中，通过在小孔内形成第一导电材料形成内部导电同轴线部件。在至少是以第二材料作为籽晶层的情况下，在第一材料上面形成第二材料。随后，在籽晶层上电镀一层含金属层。
可以将基片用作芯片的载体，或是基片可以有制造在它上面的电路部件以及它本身就可以形成为一块集成电路芯片。
附图简要说明从如下结合附图所提供的详细说明中将会对本发明的上述优点与特征了解得更加清楚。
图1为本发明在一次工艺步骤时一块半导体晶片的片断剖视图；图2为图1所示随后的工艺步骤时半导体晶片的片断剖视图；图3为图1所示随后的工艺步骤时半导体晶片的片断剖视图；图4为图3所示随后的工艺步骤时半导体晶片的片断剖视图；图5为图4所示随后的工艺步骤时半导体晶片的片断剖视图；图6为图5所示随后的替换工艺步骤时半导体晶片的片断剖视图；图7为图6所示随后的工艺步骤时半导体晶片的片断剖视图；图8为图7所示随后的工艺步骤时半导体晶片的片断剖视图；图9为包含制造在晶片上的电路器件的图8半导体晶片的片断剖视图；图10为包含安装在晶片上的集成电路芯片的图8半导体晶片的片断剖视图；以及图11为在采用本发明一项典型实施方案的穿孔、同轴互连基于处理器的系统。
本发明的详细说明下面将结合附图对本发明的典型实施方案进行说明。在不偏离本发明的精神或范围的情况下，可以用于其它的实施方案和对它进行结构或逻辑的修改。尽管下面描述了形成各种材料层的典型工艺条件，这些只属于代表性的并不意味着视为对本发明的限制。全部附图用相同的标号标注相同的项目。
以下说明中所用“基片”一词可以包含任何具有一露出的半导体表面的基于半导体的结构。基于半导体的结构必须理解成包括硅、电介质体上的硅(SOI)、蓝宝石上的硅(SOS)、掺杂和未掺杂的半导体、由基体半导体结构底座支撑的硅外延层以及其它的半导体结构。基于半导体的结构不一定就是基于硅的结构。半导体可以是硅-锗、锗或砷化镓。当在以下说明中提到基片时，可以是已在基体半导体或底座之内或上面利用先前的工艺步骤形成了区域或结。
参阅图1，一块半导体晶片的片断概括地以10表示并包含一个半导体基片12。基片12包括第一或前表面14和第二或后表面16。一方面，基片12是具有第一和第二外向表面14、16的半导体结构，两个外向表面中至少有一个是能够支撑所制造的集成电路的。基片12可以是由一块单晶硅晶片制成的。
参阅图2，在基片12内在前后表面14、16之间形成多个小孔或通道18、20和22。每个小孔或通道至少是部分地由相应的内壁部分19、21和23界定的。所图示的内壁部分构成小孔的内表面，它们与第一和第二表面14、16连接。小孔18、20和22可以是用参照图3和图4的下述任一合适的工艺技术形成的。
参阅图3，所示基片12在图2的结构之前在图1的结构上所应用的一工艺步骤。将一层诸如光刻胶的掩模材料24形成在前表面14上面并进行合适的图形加工，以界定多个窗孔26、28和30。窗孔26、28和30是形成在要在其中形成小孔18、20和22(图2)的基片区上面。可以进行一次碱性刻蚀，有效地形成预定刻蚀坑32、34和36的图形。接着，去除掩模材料层24。
参阅图4，接着用高密度低压(HDLP)的反应离子刻蚀(RIE)用SF6/C4F8以约2.2μm/min的速率进行一次穿透晶片的硅管沟刻蚀以形成小孔18、20和22。在此次刻蚀中可以用一层光刻胶作为掩模。采用连续的刻蚀/钝化循环以实现各向异性、深宽比高的管沟。在一项实施方案中，示例性深宽比可以大于100左右。更好的深宽比可以大于200左右。
参阅图5，在小孔或通道18、20和22的内部以及在相应内壁部分19、21和23的上面形成导电的外壳层50。外壳层50最好是在基片上、在小孔内及其相应孔壁部分19、20和23上面淀积一层含金属材料层54形成的。可以采用任何适合于设置这种含金属层的方法。一项示例性方法包括自限制工艺的低压化学汽相淀积(LPCVD)钨，它通过硅还原设置一层钨膜。于是小孔18、20和22内的硅材料被反应气体WF6中的钨原子取代，伴随着的是反应生成物SiF4被抽出或另外的从淀积室中排除。随后，这可随之以WF6的硅烷或聚合硅烷的还原，直至达到所需的导体厚度为止。在一项优选实施方案中薄层54的厚度为0.3μm左右至0.5μm左右。与上述情况相对应的淀积速度取决于温度和反应气体流速。在300℃左右温度下以及在冷壁的CVD反应器中以4sccm的WF6流速，示例性淀积速度为每分钟1微米。
参阅图6，在薄层54上面和小孔18、20和22内形成一层电介质材料层56。部分电介质层56被用来径向朝内形成内壁部分19、21和23以及导电外壳层50。一种示例性电介质材料是SiO2。替代地，电介质层56可以包含一层诸如Si3N4的含氮化物层，它被安排在贴近相应内壁部分19、21和23。在含氮化物层上面形成一层含氧化物层以便在小孔内设置一层SiON电介质层。在一项优选方案中，氮化物层是经化学气相淀积形成的，而氧化物层则是通过将基片曝露在氧化条件下产生的。具体地说，在优选方案中，电介质层56组成一层再氧化的LPCVD氮化物膜，它形成所举并优选的SiON电介质层。一项示例性工艺方案包括有在950℃下在氨气氛中进行原位氮化。在700℃下用二氯甲硅烷和氨气进行氮化物的低压化学汽相淀积直至填充小孔直径约三分之二时为止。随后在900℃至950℃之间的温度下进行氮化物的再氧化。
参阅图7，在电介质层56上面以及各自对应的小孔18、20和22内形成第一层导电材料58。按照一项优选方式，这样一层第一导电材料是经过合适的化学汽相淀积技术产生的多晶硅构成。于是，这样一层第一导电材料是在小孔18、20和22内径向朝内形成在电介质材料层56上面。第二层导电材料60则是形成在基片12和第一材料58的上面。按照一种方式，第二导电材料60包括不同于第一导电材料58的一种金属材料。按照一项优选方式，第二导电材料60构成一层铜的籽晶层，它形成在第一导电材料58上面。这样的材料或薄膜可以经过合适的溅射或蒸发技术进行淀积。可以利用机械掩模确定更为特定的区域，在其上面淀积优选的铜籽晶层。第二材料60最好是在前后表面14、16上面淀积达到约20至约40nm的厚度。接着，一层金属层，最好是铜层电镀在籽晶层60上形成完全填充小孔18、20和22内的薄层62。最好是使薄层62形成达2-3μm左右的厚度。
参阅图8，将薄层54、55、58、60和62相对于基片12进行平整，并隔离在各自的小孔18、20和22内。这一步骤可以通过任意合适的工艺技术完成。示例性技术有如通过化学机械抛光研磨基片。
此后，对诸如同轴集成电路互连线的集成电路连线的形成方法进行描述。提供一块半导体基片，它包括前后表面，并在前后表面之间伸展穿过基片形成小孔。小孔部分地是由内壁部分界定的。在贴近至少是一些内壁部分处形成导电材料，以形成一层外部导电层。随后，在小孔内、在导电材料上面径向朝内形成一层电介质材料。然后在小孔内在电介质材料层上面径向朝内形成一层第二导电材料。后一导电材料构成一条内部导电同轴线部件。在一项优选方案中，内部导电同轴线部件是通过在小孔内形成一层第一导电材料形成的。在至少以第二材料作籽晶层的情况下，在第一导电材料上面形成一层第二导电材料。随后，在籽晶层上电镀一层含金属层。
参阅图9和10，基片12还可以支撑制成的电路器件64和多层连线图形，并可以用单个集成封装中的密封剂68密封。在这样的方案中设置了多个外部引线端70，用于使内部封装的导线与外部的电路连接。此外，基片12可以是一个载体，用它安装、支撑以及互连安装在表面14、16的一面或两面上的其它集成电路芯片66。
图11绘示一个处理器系统102，它包括中央处理器(CPU)112，RAM和ROM存储器件108、110，输入/输出(I/O)装置104、106，软盘驱动器114和CD ROM驱动器116。所有上述部件在一条或多条总线系统118上互相连通。一个或多个中央处理器(CPU)112、RAM和ROM存储器件108、110制造在基片12上或是作为IC芯片如图9和10中绘示的按照本发明的穿孔、同轴互连安装在基片12载体上。此外，RAM 108可以由一个或多个存储器模块组成，它们各含具有按本发明制成的同轴互连的一个或多个存储电路。
尽管已经结合典型实施方案对本发明作了以上说明，但在不偏离本发明的精神与范围的情况下显然仍能作出许多修改与取代。因此，本发明并不认为受到前述说明的限制，而仅仅是受所附权利要求范围的限制。
权利要求
1.一种形成同轴集成电路互连线的方法，包括提供一具有前、后表面的基片；形成以侧壁由所述前表面到所述后表面穿过所述基片伸展的小孔；在所述侧壁上形成外部导电同轴壳层；在所述外部导电同轴壳层上面径向朝内形成同轴电介质层；以及在所述同轴电介质层上面径向朝内形成内部同轴线。
2.权利要求1的方法，其中所述形成内部同轴线的操作还包括以下操作形成内部导电层；在所述内部导电层上面形成籽晶层；以及在所述籽晶层上电镀金属。
3.权利要求1的方法，其中所述导电壳层是钨壳层。
4.权利要求3的方法，其中所述导电壳层是通过低压化学汽相淀积形成的。
5.权利要求4的方法，其中所述淀积是以每分钟约1微米的速度进行的。
6.权利要求1的方法，其中所述壳层形成达约0.3μm至约0.5μm的厚度。
7.权利要求1的方法，其中所述电介质层包含二氧化硅。
8.权利要求1的方法，其中所述电介质层形成达约0.5μm至约0.8μm的厚度。
9.权利要求1的方法，其中所述电介质层包括含氮化物层。
10.权利要求9的方法，其中所述含氮化物层是由低压化学汽相淀积形成的。
11.权利要求2的方法，其中所述内部导电层是多晶硅层。
12.权利要求2的方法，其中所述籽晶层形成达约20nm-40nm的厚度。
13.权利要求2的方法，其中所述金属是铜。
14.权利要求2的方法，其中所述电镀层约为2-3μm厚。
15.权利要求1的方法，还包括在所述基片上制造电路器件的操作。
16.权利要求1的方法，还包括在所述基片上安装集成电路芯片的操作。
17.权利要求16的方法，还包括包封所述集成电路芯片和基片的操作。
18.一种集成电路互连线，包括一具有前、后表面的基片；以侧壁由所述前表面到所述后表面穿过所述基片伸展的小孔；在所述侧壁上形成的外部导电同轴壳层；在所述外部同轴线上面径向朝内形成同轴电介质层；以及在所述同轴电介质层上面径向朝内形成的导电内部同轴线。
19.权利要求18的互连线，其中所述内部导电同轴线还包括一层内部导电层；在所述内部导电层上面设置的一层籽晶层；以及在所述籽晶层上的电镀金属层。
20.权利要求18的互连线，其中所述导电壳层包括钨层。
21.权利要求18的互连线，其中所述导电壳层形成达约0.3μm至约0.5μm的厚度。
22.权利要求18的互连线，其中所述电介质层包括二氧化硅。
23.权利要求18的互连线，其中所述电介质层形成达约0.5μm至约0.8μm的厚度。
24.权利要求18的互连线，其中所述电介质层包括含氮化物层。
25.权利要求18的互连线，其中所述电介质层包括氮化硅。
26.权利要求19的互连线，其中所述内部导电层是多晶硅层。
27.权利要求19的互连线，其中所述籽晶层形成达约20nm-40nm的厚度。
28.权利要求19的互连线，其中所述金属是铜。
29.权利要求19的互连线，其中所述电镀层约为2-3μm厚。
30.一种处理器系统，包括一处理器；以及一与所述处理器耦连的集成电路，所述集成电路与处理器中至少一个包括一基片，具有前、后表面并具有一以侧壁由所述前表面到所述后表面穿过所述基片伸展的小孔；一在所述侧壁上形成的导电外部同轴壳层；在所述外部同轴壳层上面径向朝内形成的一层同轴电介质层；以及在所述同轴电介质层上面径向朝内形成的一内部导电同轴线。
31.权利要求30的系统，其中所述内部同轴线还包括一层内部导电层；在所述内部导电层上面设置的一层籽晶层；以及在所述籽晶层上的一层电镀金属层。
32.权利要求30的系统，其中所述导电壳层是钨壳层。
33.权利要求30的系统，其中所述壳层形成达约0.3μm至约0.5μm的厚度。
34.权利要求30的系统，其中所述电介质层包括二氧化硅。
35.权利要求30的系统，其中所述电介质层形成达约0.5μm至约0.8μm的厚度。
36.权利要求30的系统，其中所述电介质层包括含氮化物层。
37.权利要求30的系统，其中所述电介质层包括氮化硅。
38.权利要求31的系统，其中所述内部导电层是多晶硅层。
39.权利要求31的系统，其中所述籽晶层形成达约20nm-40nm的厚度。
40.权利要求31的系统，其中所述金属是铜。
41.权利要求31的系统，其中所述电镀层约为2-3μm厚。
42.一种集成电路封装，包括一基片，支撑至少一片集成电路芯片，所述基片具有前、后表面和至少一以侧壁由所述前表面到所述后表面穿过所述基片伸展的小孔；在所述侧壁上形成的一层外部导电同轴壳层；在所述外部导电同轴壳层上面径向朝内形成一层同轴电介质层；和在所述同轴电介质层上面径向朝内形成一内部导电同轴线；以及一封装，包封住所述基片和所述至少一片芯片。
43.权利要求42的集成电路，其中所述内部同轴线还包括一层内部导电层；在所述内部导电层上面设置的一层籽晶层；以及在所述籽晶层上的电镀金属层。
44.权利要求42的集成电路，其中所述导电壳层是钨壳层。
45.权利要求42的集成电路，其中所述壳层形成达约0.3μm至约0.5μm的厚度。
46.权利要求42的集成电路，其中所述电介质层包括二氧化硅。
47.权利要求42的集成电路，其中所述电介质层形成达约0.5μm至约0.8μm的厚度。
48.权利要求42的集成电路，其中所述电介质层包括含氮化物层。
49.权利要求42的集成电路，其中所述电介质层包括氮化硅。
50.权利要求43的集成电路，其中所述内部导电层是多晶硅层。
51.权利要求43的集成电路，其中所述籽晶层形成达约20nm-40nm的厚度。
52.权利要求43的集成电路，其中所述金属是铜。
53.权利要求43的集成电路，其中所述电镀层约为2-3μm厚。
全文摘要
本发明提供了一种半导体基片(12)，它包含前(14)、后(16)表面并有穿过基片在前(14)、后(16)表面之间伸展的小孔(18、20、22)。小孔(18、20、22)部分地由内壁部分界定并形成外部导电壳层。在贴近至少是一些内壁部分处形成导电材料(54)。接着，在孔内在导电材料上面径向朝内形成一层电介质材料(56)。然后在孔内在电介质材料层(56)上面径向朝内形成一层第二导电材料(60)。后一导电材料构成内部导电同轴线部件。
文档编号H01L23/12GK1528018SQ02807548
公开日2004年9月8日 申请日期2002年2月1日 优先权日2001年2月8日
发明者L·福尔贝斯, L 福尔贝斯, K·Y·阿恩, 阿恩 申请人:微米技术有限公司