专利名称：具有沟渠绝缘的半导体电路装置及其制造方法
技术领域：
本发明涉及一种具有一衬底的半导体电路装置，在此衬底上按照给定的顺序依次承载-第一种导电型及/或导线类型的一个掺杂半导体层；-一个电绝缘层；-一个用来储存电荷的导电或电绝缘的电荷存储层。
此外这种半导体电路装置至少具有一个沟渠，这个沟渠穿过电荷存储层并延伸至掺杂半导体层内。
衬底可以是由半导体材料(例如硅)构成的片状垫底。在具有存储胞元的电路装置中，储存电荷用的电荷存储层也被称为悬浮栅极(Floating-Gate)。
本发明的目的是提出一种易于制造及控制的集成电路装置，而且这种集成电路装置需具有极佳的电学特性。此种集成电路装置应是一种具有许多存储胞元的半导体电路装置。此外，本发明的内容还包括制造这种半导体电路装置的方法。
采用具有权利要求1的特征的电路装置即可达到本发明的目的。其它从属于权利要求1的从属权利要求的内容均为此种电路装置之进一步改良方式。
本发明的一个构想是原则上沟渠的制作有两种可能的方式。其中一种可能的方式是在涂上将留在电路装置中的涂层之前就先完成沟渠的制作(不必考虑在沟渠制作完成后会被全部除去的辅助层)，这样这些涂层就不会被沟渠穿过。另外一种可能的方式是在将留在电路装置中的涂层被涂上去之后才在衬底上制作出沟渠，这样这些涂层就会被沟渠穿过。
本发明的另外一个构想是在将留在电路装置中的涂层被涂上去之后才在衬底上制作出沟渠，而且容许同时进行这些涂层的结构化及沟渠对准结构化区域的动作，这也就是所谓的自校准(Self-Alignement)。另外还可以为在集成电路装置中的沟渠加上更多的作用。在本发明的电路装置中，沟渠具有将掺杂半导体层区分为不同段落的作用，因此沟渠的深度需大于半导体层的厚度。此外，在本发明的电路装置中，沟渠除了具有将相邻的组件隔开的电绝缘作用外，还具有另外两种作用-电荷存储层的结构化，-掺杂半导体层的结构化及电绝缘。
在本发明的一种有利的实施方式中，电路装置具有多个彼此此相邻的沟渠，例如多个互相平行排列的沟渠。在沟渠与沟渠之间分别设有许多存储胞元，特别是EEPROM存储胞元或是所谓的快闪EEPROM存储胞元(Electrical Erasable Programmable Read Only Memory)。在本发明的另外一种有利的实施方式中，电荷存储层在横过沟渠的方向上被区分为多个电荷存储区。
在本发明的另外一种有利的实施方式中，在掺杂半导体层及衬底之间设有一个导电型与第一种导电型相反的掺杂半导体层。沟渠也穿过这个具有相反之导电型的掺杂半导体层，并延伸至衬底内。由两个沟渠将掺杂半导体层区隔成不同的区段(例如在所谓的位线方向上区隔成不同的区段)对于存储胞元的运作有许多好处，例如可以选择性的消除存储胞元储存的内容。利用沟渠划定位于上方掺杂半导体层之下的下方半导体层可以使电路装置的电学特性获得进一步的改善，例如每一条位线的两个半导体层之间的过渡电容都会减少，另外对于组件的控制还可以增加其它的选项。
在本发明的另外一种同样具有两个掺杂半导体层的实施方式中，沟渠系终止于具有相反之导电型的掺杂半导体层内，因此只有第一种导电型的掺杂半导体层被沟渠穿过。这种措施能够满足许多应用场合的要求，而且其制作方式比沟渠需穿过两个或两个以上的掺杂半导体层的制作方式简单。
在本发明的另外一种有利的实施方式中，衬底是一种最好是含有硅或是完全由硅构成的半导体衬底。在制作衬底之前可以对硅进行低浓度的预掺杂。在本发明的另外一种有利的实施方式中，掺杂半导体层构成一个晶体管的信道区及/或构成多个晶体管的信道区。在本发明的另外一种有利的实施方式中，第一种导电型系p型导电，也就是一种通过空穴或所谓的电洞导电的导电型。在本发明的另外一种有利的实施方式中，第一种导电型系n型导电，也就是一种通过导电电子导电的导电型。
在本发明的另外一种有利的实施方式中，电绝缘层含有一种氧化物或是由一种氧化物所构成，特别是由一种经热处理形成或分离出来的二氧化硅所构成。在存储胞元储存存储内容及消除储存内容时，位于衬底上的电绝缘层会被载流子隧穿或克服。在存储胞元储存存储内容时，电子或电洞会在电荷存储层中被储存。在存储胞元储存存储内容及/或消除储存内容时，载流子(在此处亦称为热载体，也就是”hot carrier”)会被电场加速至能够克服电荷存储层及衬底之间的能量势垒的程度。另外一种可行的方式是经由设置一个适当的电位梯度将能量势垒降低至能够被载流子隧穿的程度。
在本发明的另外一种有利的实施方式中，电荷存储层含有多晶硅或是由多晶硅构成，且最好是由掺杂多晶硅构成。在本发明的另外一种有利的实施方式中，电荷存储层含有一种非金属氮化物或是由一种非金属氮化物构成，且最好是由氮化硅构成。在本发明的另外一种有利的实施方式中，电荷存储层另外含有一种能够在材料缺陷处将载流子连结在一起的材料(例如氧化铝或氧化铪)。
在本发明的另外一种有利的实施方式中，电路装置另外没有一个作为字线的导电层。在这个导电层及电荷存储层之间设有另外一个电绝缘层。这个导电层及电绝缘层都不会被延伸至半导体层内的沟渠穿过。
在本发明的另外一种有利的实施方式中，导电层含有一种多晶材料或是一种金属。例如导电层可以是由多晶硅构成，特别是由掺杂多晶硅构成。在本发明的另外一种有利的实施方式中，导电层被分隔成多个沿着横过沟渠方向(也就是与沟渠方向夹90度角的方向)的条带。在本发明的另外一种有利的实施方式中，导电层在电荷存储层有被分隔的位置也有被分隔，也就是说这两个涂层(导电层及电荷存储层)都是被同一个罩幕结构化。
在本发明的另外一种有利的实施方式中，电路装置具有至少一个比穿过电绝缘层的沟渠深度较浅但是宽度较大的沟渠，这个深度较浅但宽度较大的沟渠系设置在第一种导电型的半导体层内，而且被穿过电荷存储层(此处应为”电荷存储层”，原作者误植为”电绝缘层”-译者说明)的较深的沟渠穿过。由于这个深度较浅的沟渠也可以作为绝缘之用，因此这个措施可以在几乎不会增加制程复杂性的情况下为半导体电路装置的制作增添更多的自由度。由于许多电路装置都需要制作深度较浅的沟渠，因此这个措施并不会使制程的复杂性增加太多，尤其是用于逻辑电路的浅沟渠更是如此。浅沟渠的深度通常小于500nm，而深沟渠的深度则大于700nm或1μm，甚至可能大于1.5μm。深沟渠的深度主要是由电压比决定，原因是电压比同时也决定应被深沟渠分隔为平行于位线的区段的掺杂半导体层的厚度。
在本发明的另外一种有利的实施方式中，浅沟渠不会穿过电荷存储层及/或电绝缘层。因此在涂上这两个涂层(电荷存储层及电绝缘层)之前就必须先制作浅沟渠，并将浅沟渠填满。也就是说，浅沟渠的制作和深沟渠的制作是各自分开进行的。所以浅沟渠和深沟渠的深度彼此并无关联，也不会相互影响。此外，将浅沟渠的制作和深沟渠的制作分开进行还可以避免因为需同时将浅沟渠及深沟渠填满而由于二者在深度上的巨大差异在后续的沟渠表面平坦化作业中可能产生的问题。
在本发明的另外一种有利的实施方式中，浅沟渠被一种电绝缘材料填满或是含有一种电绝缘材料(例如多晶硅)。在本发明的另外一种有利的实施方式中，浅沟渠以对称方式突出于深沟渠，因此其绝缘性在多个方向上都会一样的好。
在本发明的另外一种有利的实施方式中，电路装置还另外具有至少一个浅沟渠，这个浅沟渠不会被其它任何沟渠穿过，尤其是不会被任何深沟渠穿过。在本发明的另外一种有利的实施方式中，被深沟渠穿过的浅沟渠位于一个存储胞元场中，而这个没有被任何沟渠穿过的浅沟渠则位于一个产生基本逻辑功能(例如NAND逻辑功能)的逻辑电路中。这个逻辑电路是含有一个没有深沟渠之存储胞元场的单块电路的一部分。
在本发明的另外一种有利的实施方式中，没有被深沟渠穿过的导电层及/或没有被深沟渠穿过的电绝缘至少有一部分是设置在浅沟渠内。透过这个措施就可以在未被深沟渠穿过的导电层内设置一个凹坑，而且无需对这个凹坑的深度作一严格的要求，重要的是只要能够将导电层完全阻断即可。有一个较大的空隙(例如大于10nm或20nm的空隙)可供凹坑突入浅沟渠之用。只要凹坑是位于浅沟渠的沟渠录缘内，则不论凹坑的深度为何，电荷存储层及导电层之间的电容耦合系数基本上就不会受到深度的影响。
在本发明的另外一种有利的实施方式中，电路装置还具有另外一个电荷存储层，这个电荷存储层位于被沟渠穿过的电荷存储层旁边，而且其构成材料与构成被沟渠穿过的电荷存储层的材料相同。在这个电荷存储层内至少有一个凹坑，且凹坑的底部最好是完全位于深沟渠及/或浅沟渠的边缘内。同样的，只要这个电荷存储层全部被结构化，则这个凹坑的深度是多少并不重要。至于电容的耦合系数与凹坑深度的关系则与上面一段的说明相同。
在本发明的另外一种有利的实施方式中，沟渠被一种电绝缘材料填满，或是沟渠含有一种电绝缘材料。用来填满沟渠的材料最好是一种氧化物(例如二氧化硅)。在本发明的另外一种有利的实施方式中，沟渠含有一种与沟渠内壁绝缘的导电材料或半导电材料，例如一种多晶材料(尤其是一种掺杂或未掺杂的多晶硅)。
本发明的内容还包括一种制造半导体电路装置的方法，尤其是一种用来制造本发明之半导体电路装置及其各种有利的实施方式的方法。因此以关于半导体电路装置的说明也都适用于本发明提出的这种制造方法。
本发明的制造方法的一种改良方式是利用一个硬式罩幕层来制作深沟渠。在以填充材料填满沟渠之前就可以先将这个硬式罩幕层去除掉，也可以在以填充材料将沟渠填满并向下蚀刻填充材料使沟渠表面变平坦后才将这个硬式罩幕层去除掉，这样做的好处是在向下蚀刻填充材料时位于硬式罩幕下方的涂层可以得到适当的保护。
以下配合本发明的各种实施方式及图对本发明的内容作进一步的说明
图1A-1F使用硬式罩幕层的第一种制造方法的各个制造阶段，这种制造方法是在深沟渠制作完成后立刻将硬式罩幕层去除掉。
图2使用硬式罩幕层的第二种制造方法的一个制造阶段，这个硬式罩幕层在这种制造方法中的数个制造步骤中都有被利用到。
图3A及3B使用被深沟渠穿过的浅沟渠的第三种制造方法的各个制造阶段。
图4A及4B使用双悬浮栅极层的另外一种制造方法的各个制造阶段。
图1A显示一个由硅构成的低浓度p型掺杂的半导体衬底(10)。在半导体衬底(10)内有掺杂一个n型掺杂的半导体层(12)，例如可以将这个n型掺杂的半导体层(12)设置在半导体衬底(10)内深度800nm至1.6μm的位置。另外还在半导体衬底(10)内形成一个p型掺杂的半导体层(14)，这个p型掺杂的半导体层(14)从半导体衬底(10)的表面延伸至大约800nm的深度。半导体层(12，14)可以在一个存储胞元场的边缘部分形成一个阱状结构，也就是说半导体层(12，14)被一直引导至半导体衬底(10)的表面。不过这种接触方式并非唯一的方式，在本发明的其它实施方式中将会用到其它不同的接触方式。
半导体层(12，14)的掺杂可以利用离子注入法来完成。阱状的半导体层(12，14)也称为n型阱(n-well)或p型阱(p-well)。
接形经由加热形成一个厚度为6-15nm的氧化物层(16)。接着在这个氧化物层(16)沉积出一个悬浮栅极层(18)，例如一个由现场掺杂的多晶硅形成的厚度为50-150nm的悬浮栅极层(18)。
下一个制造步骤是在悬浮栅极层(18)设置一个硬式罩幕层(20)，例如一个厚度达数百nm的TEOS层(Tetra Ortho Silicate)。硬式罩幕层(20)的厚度应由沟渠蚀刻的选择性来决定。也就是说，如果沟渠蚀刻的选择性很大或使用其它的硬式罩幕材料，则可以使用厚度较小的硬式罩幕层(20)。
如图1B所示，首先利用微影方法及一个在图1B中绘出的光罩幕将硬式罩幕层(20)结构化，在这个步骤中首先仅在硬式罩幕层(20)中形成一个凹坑(30)。例如可以利用定时控制的蚀刻方式形成凹坑(30)。在硬式罩幕层(20)的结构化完成后将光罩幕去除掉。接着利用结构化的硬式罩幕层(20)将凹坑(30)扩大成一个深度约为1.8μm的沟渠(32)，沟渠(32)的深度是从硬式罩幕层(20)及悬浮栅极层(18)之间的边界开始算起。例如可以利用离子反应蚀刻法(RIEReactive Ion Etching)蚀刻沟渠(32)。沟渠(32)的一个适当厚度是200nm。在蚀刻沟渠(32)时，硬式罩幕层(20)的厚度已经变小很多，例如大约只剩下100nm的厚度供蚀刻之用。
如图1C所示，接着将硬式罩幕层(20)去除掉及/或蚀刻掉。然后进行一种所谓的衬垫氧化(Liner-Oxidation)，以便在沟渠(32)的内壁及悬浮栅极层(32)上形成一个厚度为40nm的氧化物层(40)。在形成氧化物层(40)后，接着沉积出一个将沟渠(32)完全填满的多晶硅层(42)。例如可以利用低压化学气相沉积法(CVDChemical Vapor Deposition)沉积出多晶硅层(42)。在这种实施方式中，多晶硅层(42)是一个没有掺杂的硅层，但是在其它实施方式中的多晶硅层(42)则是一个有掺杂的硅层。
如图1D所示，接着将位于沟渠(32)之外的硅层(42)去除掉，例如可以利用离子反应蚀刻法(RIEReactive Ion Etching)来完成这个作业。此外还选择性的避开氧化物(40)将在沟渠(32)上半部内的硅层(42)去除掉，例如去除至氧化物层(16)及p型掺杂的半导体层(14)之间的边界向下算起300nm的深度。在完成对硅层(42)的蚀刻作业后，接着以绝缘填充材料(50)将沟渠(32)的上半部填满，例如以高密度电浆法(HDPHigh Density Plasma)将二氧化硅填入沟渠(32)的上半部。这个填充作业完成后会在沟渠(32)的上半部及悬浮栅极层(18)之上形成一个氧化物层(50)。
如图1E所示，接着对整个氧化物层(50)进行向下蚀刻，并在沟渠(32)的上半部形成一个凹坑(60)。例如可以利用离子反应蚀刻法(RIEReactiveIon Etching)或湿式蚀刻法对整个氧化物层(50)进行向下蚀刻的作业。凹坑(60)的底部不应低于氧化物层(16)及p型掺杂的半导体层(14)之间的边界。
如图1F所示，接着沉积出一个电介质层(70)，例如一个氧化物-氮化物-氧化物(ONO)层。电介质层(70)的适当厚度为小于20nm。在形成电介质层(70)后，接着设置一个控制栅极层(72)，例如一个由现场掺杂的多晶硅层构成的厚度约100nm的控制栅极层(72)。
接下来在图中未绘出的制造中，控制栅极层(72)、电介质层(70)、以及悬浮栅极层(18)同时在一个平行于图1F之图面的字线方向上被结构化(方向如图1F之箭头(74)所示)。一个位线方向垂直于图1F之图面，并与沟渠(32)的方向重合。在完成控制栅极层(72)的结构化后，位于图1F之图面之前及/或之后的信道区及源极区会被掺杂到p型掺杂半导体层(14)内。接下来的制造步骤是设置一个或数个与存储胞形形成触点接通的金属化层。最后就可以制造出具有如图1F所示之结构的存储电路(76)。
图2显示第二种制造方法的一个制造阶段，这种制造方法的数个步骤都有利用到硬式罩幕层(20a)。这种制造方法的头几个步骤也是和前面关于图1A及1B的说明一样从半导体衬底(10a)开始，依序形成n型掺杂的半导体层(12a)、p型掺杂的半导体层(14a)、氧化物层(16a)、以及悬浮栅极层(18a)。关于这几个步骤的进行方式请参见前面关于图1A及1B的说明。接着设置硬式罩幕层(20a)，并利用微影方法将硬式罩幕层(20a)结构化，此步骤先暂时不对悬浮栅极层(18a)进行结构化作业。在去除掉光罩幕后即可利用结构化的硬式罩幕(20a)来制作沟渠(32a)，沟渠(32a)具有与沟渠(32)相同的特性。
接着在硬式罩幕层(20a)仍置于悬浮栅极层(18a)(此处应为”悬浮栅极层”，原作者误植为”氧化物层”-译者说明)之上的情况下，以加热衬垫氧化(Liner-Oxidation)的方式形成一个位于沟渠(32a)的内壁及硬式罩幕(20a)上的氧化物层(40a)。
接下来的步骤是沉积出一个将沟渠(32a)完全填满的掺杂或未掺杂的多晶硅层(42a)。接着利用离子反应蚀刻法对多晶硅层(42a)进行向下蚀刻，以便将位于沟渠(32a)之外及沟渠(32a)之上半部内的多晶硅层(42a)去除掉，同时也将位于硬式罩幕(20a)上方的氧化物层(40a)去除掉。在进行向下蚀刻的时候，硬式罩幕层(20a)可以保护悬浮栅极层(18a)免于受损。
向下蚀刻的作业完成后即可将硬式罩幕(20a)去除掉。接下来的步骤就和图1D-1F相同，也就是形成一个相当于氧化物层(50)的氧化物层等步骤。
图3A及3B显示第三种制造方法的各个制造阶段，在这种制造方法中，一个浅沟渠(100)被一个深沟渠(32b)穿过。浅沟渠(100)是在设置一个相当于氧化物层(16)的氧化物层(16b)及一个相当于悬浮栅极层(18)的悬浮栅极层(18b)之前或之后，在一个相当于半导体衬底(10)的半导体衬底(10a)内被形成，例如在以离子注入法形成n型掺杂的半导体层(12b)及/或p型掺杂的半导体层(14b)之前。图3A及3B所示的制造方法从开头一直到制作浅沟渠(100)为止的步骤均与图1A-1D的步骤相同，如这些图中的虚线(100)所示。当进行到如图1D所示的状态时，接着就是对一个相当于氧化物层(50)的氧化物层进行向下蚀刻，以便在沟渠(32b)的上半部形成一个凹坑(60b)。向下蚀刻氧化物层所形成的凹坑深度并不是十分重要，只要凹坑(60b)的底部是位于氧化物层(16b)及半导体层(14b)之间的边界下方即可。例如可以向浅沟渠(100)内蚀刻数十nm，如虚线(102)所示。浅沟渠(100)内有充填一种绝缘材料(例如二氧化硅)。即使凹坑(60b)的底部位于较深的位置，这些绝缘材料在之后设置的控制栅极层及半导体层之间产生足够的绝缘作用。
浅沟渠(100)的宽度大于深沟渠(32b)的宽度。在本实施方式中浅沟渠(100)的宽度为300nm，深度为400nm。在深沟渠(32b)对浅沟渠(100)呈对称方式排列的配置方式中，浅沟渠(100)从深沟渠(32b)的每一个边均突出一段长度为50nm的距离。见图3A中的区域(104)及区域(106)，由于浅沟渠(100)的宽度较大，因此在向下蚀刻凹坑(60b)时可以避免位于浅沟渠(100)边缘部分的氧化物层(16b)被蚀刻到，其优点是可以提高制程的可靠性。
如图3B所示，接下来的步骤是设置一个相当于电介质层(70)的电介质层(70b)。接着是设置一个相当于控制栅极层(72)的控制栅极层(72b)。再接下来的步骤就都与图1F的步骤完全相同。
使用被深沟渠穿过的浅沟渠的第四种制造方法的制造步骤可以利用图2来说明，如图2中的虚线(100)所示。也就是说，只要浅沟渠(100)被一个相当于深沟渠(32a)的深沟渠穿过，则一个相当于硬式罩幕层(20a)的硬式罩幕层就也可以在数个制造步骤中被利用到。
图4A及4B显示第五种制造方法，在这种制造方法中，一个双悬浮栅极层是由一个相当于悬浮栅极层(18)的悬浮栅极层(18c)及一个悬浮栅极层(110)所构成。图4A及4B所示的制造方法从开头一直到向下蚀刻一个相当于氧化物层(50)的氧化物层(50c)为止的步骤均与图1A-1D的步骤相同。因此关于半导体衬底(10c)、n型掺杂的半导体层(12c)、p型掺杂的半导体层(14c)、氧化物层(16c)、沟渠(32c)、氧化物层(40c)、以及多晶硅层(42c)的说明请参见前面关于图1A-1D的说明。
和图1D不同的一个地方是氧化物层(50c)只被向下蚀刻至悬浮栅极层(18c)的位置，悬浮栅极层(18c)在此处的作用是作为蚀刻阻挡层。因此在此种制造方法中，沟渠(32c)的上半部会被氧化物层(50c)填满。
经由这种方式(和关于图3A的说明一样)，在对氧化物层进行向下蚀刻时，靠在沟渠(32c)的边缘(112，114)上的氧化物层(16c)的薄氧化物就不会受损。
接下来的步骤是沉积出悬浮栅极层(110)，这个悬浮栅极层(110)可以是由现场掺杂的多晶硅所形成。
如图4B所示，接下来的步骤是利用微影方法将悬浮栅极层(110)结构化。为此需在沟渠(32c)的上方蚀刻出一个宽度小于沟渠(32c)的凹坑(120)。凹坑(1200对称于沟渠(32c)的中心。蚀刻凹坑(120)时唯一必须注意的就是要完全穿过悬浮栅极层(110)。即使将凹坑(120)蚀刻的过深也没关系，因为凹坑(120)的底部会被留在沟渠(32c)内的氧化物层(50c)整个围绕住，如虚线(122)所示。由于悬浮栅极层(110)的位置高出悬浮栅极层(18c)，因此即使凹坑(120)的底部所在的位置发生变化，在待形成之存储胞元的悬浮栅极层及控制栅极层之间的电容的耦合系数也只会发生极小的变化。
接下来的步骤和前面已经说明过的图1F的步骤相同。如果不使用三层式的氧化物-氮化物-氧化物(ONO)层，可以用一个单层的电介质层来取代。
第六种制造方法是将图2的方法及图4A及4B的方法组合在一起，这样用在数个制造步0中都有被用到的硬式罩幕就也会被用在形成双悬浮栅极层的步骤中。接着就可以利用定时控制的方式向下蚀刻氧化物层，然后再将硬式罩幕去除掉。
凹坑(120)的宽度也可以大于沟渠(32c)的宽度。由于悬浮栅极层(18c)及悬浮栅极层(110)是被两个独立的微影步骤分别结构化，因此可以个别选择凹坑(120)的宽度及沟渠(32c)的宽度，二者并无关联。
在本发明的其它的实施方式中也可以用化学机械抛光(CMPChemicalMechanical Polisching)来取代在前面的实施方式中使用的向下蚀刻法。也可以利用以其它材料(例如氮化硅)制作的硬式罩幕来取代以TEOS为材料制作的硬式罩幕。如果所使用的深沟渠的深度小于前面的实施方式使用的深沟渠的深度，则可以用一个光刻胶层来取代硬式罩幕。
以上已就非挥发性存储胞元的数种制造方法作一说明，在这些方法中-深绝缘沟渠被用于快闪式EEPROM存储胞元及/或简单的EEPROM存储胞元的制造；-在同一个制程中以简单的方式依序进行制作浅绝缘沟渠(STIShallow Trench Isolation)的阶段(也就是所谓的模块)与制作及填满深绝缘沟渠(DTIDeep Trench Isolation)的阶段(也就是所谓的模块)；-可以避免”典型”的积集问题，也就是深沟渠及浅沟渠的制作都需要在制程开始时就被完成的问题。特别是在以高密度电浆(HDPHigh DensityPlasma)氧化物填充将超出浅沟渠及深沟渠的不同高度的填充物去除及平坦化的过程不会产生任何问题。
在前面说明的实施方式中，深绝缘沟渠形成绝缘的阱状条带。在存储胞元场内的沟渠具有大于存储区之控制电路内的沟渠或是在位于同一个芯片上的逻辑电路内的沟渠的深度。由于使用多晶硅作为沟渠的充材料，因此可以制作出宽度/深度比较小的深渠，例如宽度/深度比小于1/4或1/10的深沟渠。
以上说明的制造方法特别适用于以单元的集成电路为基础设计的存储胞元，在此种存储胞元中，由于Fowler-Nordheim隧道效应的关系，电荷会被输送到悬浮栅极(floating-Gate)及/或从悬浮栅极(floating-Gate)被去除。
使用一个未穿过任何浅沟渠的深沟浅的制造方法可以达到以下的效果-以很小的芯片面积即可达到绝缘要求；-可以避免浅沟渠及沟渠之间的对准问题，因此不必为了这个问题再另外增加一个公差；-可以毫无问题的将位于存储区外的浅沟渠平坦化。
使用一个穿过一个浅沟渠的深沟浅的制造方法可以达到以下的效果-改善控制栅极及衬底及/或p型掺杂区之间的绝缘；-由于悬浮栅极及衬底的耦合较小，因此可以达到较大的耦合系数；-能够更好的调整耦合系数；-能够以比较容易的方式向下蚀刻沟渠的填充氧化物。
两种制造方法(使用一个未穿过任何浅沟渠的深沟浅的制造方法及使用一个穿过一个浅沟渠的深沟浅的制造方法)均可达到以下的效果-不需另外增加一个化学机械抛光(CMPChemical MechanicalPolishing)步骤；-可以避免使用需抛光之高度差异很大的化学机械抛光(CMPChemical Mechanical Polishing)。
-可以将制作浅沟渠的过程及制作深沟渠的过程分开各别进行及改善。
以上说明的制造方法可以避免及/或减少易于受损的隧道氧化物在制造过程中(特别是在沟渠边缘的位置)受到损伤，以提高产量及制程的可靠性。此外还可以经由简单的方式由掺杂的阱形成在位线方向上延伸的条带。
此外还包括以相同的制造方法为基础但掺杂层顺序不同的其它实施方式，例如p型衬底及n型阱。另外一种可行的方式是使用n型衬底及p型阱。第三者可行的方式则是使用n型衬底及p型阱和n型阱。
组件符号说明10-10c 半导体基底12-12c n型掺杂半导体层14-14c p型掺杂半导体层16-16c 氧化物层18-18c 悬浮栅极层20，20a 硬式罩幕层30 凹坑32-32c 沟渠40-40c 氧化物层42-42c 硅层50，50c 氧物层60，60b 凹坑70，70b 电介质层72 控制栅极层74 箭头76 存储电路100 浅沟渠102 虚线104，106 在沟渠内壁上的隧道氧化物110 悬浮栅极层112，114 在沟渠内壁上的隧道氧化物120 凹坑122 虚线
权利要求
1.一种半导体电路装置(76)，具有一个衬底(10)，在此衬底(10)上按照给定的顺序依次承载-第一种导电型的一个掺杂半导体层(14)，-一个电绝缘层(16)，-一个适于用来储存电荷的导电或电绝缘的电荷存储层(18)，这种半导体电路装置至少具有一个沟渠(32)，这个沟渠(32)穿过电荷存储层(18)并延伸至掺杂半导体层(14)内。
2.按照权利要求1所述的半导体电路装置(76)，其特征为具有多个彼此相邻的沟渠，且在沟渠与沟渠之间分别设有许多存储胞元，特别是EEPROM存储胞元或是所谓的快闪EEPROM存储胞元，及/或电荷存储层(18)在横过沟渠(40)的方向上被区分为多个电荷存储区。
3.按照权利要求1或2所述的半导体电路装置(76)，其特征为在掺杂半导体层(14)及衬底(10)之间设有一个导电型与第一种导电型相反的掺杂半导体层(12)，其中沟渠(32)也穿过这个具有相反之导电型的掺杂半导体层(12)，并延伸至衬底(10)内，或是沟渠(32)系终止于这个具有相反之导电型的掺杂半导体层(12)内。
4.按照前述权利要求任一项的半导体电路装置(76)，其特征为设有一个导电层(72)，同时在这个导电层(72)及电荷存储层(18)之间设有另外一个电绝缘层(70)。
5.按照前述权利要求任一项的半导体电路装置(76)，其特征为具有至少一个比穿过电绝缘层(16)的沟渠(32)深度较浅但是宽度较大的沟渠(100)，这个深度较浅但宽度较大的沟渠(100)系设置在第一种导电型的半导体层(14)内，而且被穿过电荷存储层(18)的较深的沟渠(32)穿过。
6.按照权利要求5的半导体电路装置(76)，其特征为浅沟渠(100)未穿过电荷存储层(18)及/或电绝缘层(16)；及/或浅沟渠(100)被一种电绝缘材料填满或是含有一种电绝缘材料(最好是多晶硅)；及/或浅沟渠(100)以对称方式突出于深沟渠(32)一段距离(A)。
7.按照前述权利要求中任一项的半导体电路装置(76)，其特征为另外具有至少一个未被其它任何沟渠穿过的浅沟渠；及/或被深沟渠(32)穿过的浅沟渠(100)位于一个存储胞元场中，而这个没有被任何沟渠穿过的浅沟渠则位于一个逻辑电路中；及/或至少有一个被深沟渠(32)穿过的浅沟渠(100)会具有与至少一个未被深沟渠穿过的浅沟渠相同的深度。
8.按照权利要求4及5-7中任一项的半导体电路装置(76)，其特征为导电层(72)及/或另外一个电绝缘层(70)至少有一部分延伸到浅沟渠(100)内。
9.按照前述权利要求中任一项的半导体电路装置(76)，其特征为具有另外一个电荷存储层(110)，这个电荷存储层(110)位于被沟渠(32)穿过的电荷存储层(18)旁边，同时在这个电荷存储层(110)内至少有一个凹坑(120)，这个凹坑(120)的底部最好是完全位于深沟渠(32)及/或浅沟渠(100)的边缘内，而且这个电荷存储层(110)最好是不要被沟渠(32)穿过。
10.按照前述权利要求中任一项的半导体电路装置(76)，其特征为沟渠(32)被一种电绝缘材料填满，或是沟渠(32)含有一种电绝缘材料，此种电绝缘材料最好是一种氧化物(特别是二氧化硅)，及/或沟渠(32)含有一种与沟渠内壁绝缘的导电材料或半导电材料，这种材料最好是一种多晶材料(尤其是一种掺杂或未掺杂的多晶硅)。
11.一种制造半导体电路装置(76)的方法，特别是一种制造按照前述权利要求中任一项的半导体电路装置(76)的方法，这种制造方法具有以下的制造步骤(各制造步骤并不一定要按照以下的顺序进行，而是可以改变的)-在半导体层(14)内形成一个第一种导电型的掺杂；-在形成前述掺杂之前或之后设置一个电绝缘层(16)；-在设置电绝缘层(16)之后，设置一个适用用来储存电荷的导电的电荷存储层(18)或另外一个电绝缘的电荷存储层(18)；-制作一个沟渠(32)，这个沟渠穿过电绝缘层(16)及电荷存储层(18)，并延伸至半导体层(14)内的一个比掺杂的半导体层(14)的厚度还要深的深度。
12.按照权利要求11项的方法，其特征为以下的步骤-在设置电荷存储层(18)后，设置一个罩幕层(20)，尤其是一个光刻胶层或一个硬式罩幕层；-利用罩幕层(20)制作沟渠(32)。
13.按照权利要求12项的方法，其特征为以下的步骤-在制作完成沟渠(32)后，去除罩幕层(20)；-在去除罩幕层(20)后，以填充材料(42)将沟渠(32)填满；-向下蚀刻填充材料(42)；或是其特征为以下的步骤-在去除罩幕层(20a)之前先以填充材料(42a)将沟渠(32)填满；-在去除罩幕层(20a)之前先向下蚀刻填充材料(42a)。
14.按照权利要求11至13项中任一项的方法，其特征为以下的步骤在将填充材料(42)填入沟渠(32)之前，先在沟渠(32)边缘形成一个边缘层(40)，而且最好是以加热氧化法来形成这个边缘层(40)。
15.按照权利要求13或14的方法，其特征为一直向下蚀刻填充材料(42)，直到向下蚀刻造成的一个露空区域延伸到原先系设置半导体层(14)的区域内为止；及/或以另外一种填充材料(50)将前述之露空区域填满，且填充材料(50)最好是一种氧化物。
16.按照权利要求11至15中任一项的方法，其特征为以下的步骤-在设置电荷存储层(18b)之前，先在半导体层(14b)内制作至少一个深度比沟渠(32b)浅、但是宽度比沟渠(32b)宽的浅沟渠(100)；-在设置电荷存储层(18b)之前，先以填充材料将浅沟渠(100)填满；-在设置电荷存储层(18b)之前，先将超出浅沟渠(100)的填充材料去除并将其平坦化。
17.按照权利要求16项的方法，其特征为在后续步骤中将会被深沟渠(32b)穿过的一个区域内至少制作一个浅沟渠(100)，其中最好是至少有一个浅沟渠不会被深沟渠(32)穿过。
18.按照权利要求15及16或17的方法，其特征为一直向下蚀刻另外一种填充材料(50b)，直到向下蚀刻造成的一个露空区域(60b)延伸到原先系设置半导体层(14b)的区域内为止；及/或以另外一个电绝缘层(70b)及/或一个导电层(72b)将露空区域(60b)填满。
19.按照权利要求11至18中任一项的方法，其特征为以下的步骤-在制作并填满沟渠(32c)后，在电荷存储层(18)旁边至少另外设置一个导电的电荷存储层或电绝缘的电荷存储层(110)；-结构化这个另外设置的电荷存储层(110)，而且最好是在设置其它的涂层之前即完成此项作业。
20.按照权利要求19项的方法，其特征为在结构化另外设置的电荷存储层(110)时形成的凹坑(120)延伸至沟渠(32c)内。
全文摘要
本发明涉及具有沟渠绝缘的半导体电路装置及其制造方法。根据本发明地一种电路装置，具有一个穿过一个电荷存储层(18)及一个掺杂半导体层(14)的沟渠。这个沟渠同时具有多种不同的作用，包括在相邻的组件之间形成绝缘的作用、将电荷存储层结构化的作用、以及将掺杂半导体层(14)区隔为不同区段的作用。
文档编号H01L29/06GK1531098SQ20041000557
公开日2004年9月22日 申请日期2004年2月14日 优先权日2003年2月14日
发明者A·格拉茨, K·克诺布洛奇, F·舒勒, A 格拉茨, 挡悸迤 申请人:因芬尼昂技术股份公司