专利名称：自对准堆叠栅极及其制造方法
技术领域：
本发明涉及一种非挥发性存储体的制造方法，尤指一种应用于非挥发性 存储体中自对准堆叠栅极的制造方法。
背景技术：
在现今工业界中各式存储体产品中，由于可编程的非挥发性存储体
(erasable programmable read-only memory, EPROM)具有可进4亍多次凌史据的 写入、读取及擦除等动作，且存入的数据在断电后也不会消失的优点，因此 已成为个人计算机和电子设备所广泛采用的一种存储体元件。
典型的可编程非挥发性存储体以掺杂的多晶硅(polysilicon)制作浮动栅 极(floating gate, FG)与控制栅极(control gate, CG)。而且浮动栅极与控制栅极 间再以 一栅极介电层相隔，而浮动栅极与衬底间以隧穿介电层(tunnel dielectric layer)相隔。当对此存储体进行写入/4察除(write/erase)数据动作时， 通过于控制栅极与源极/漏极区施加偏压，以使电荷注入浮动栅极或使电荷从 浮动栅极移出。而在读取存储体中的数据时，则于控制栅极上施加一工作电 压，此时浮动栅极的启始电压(threshold voltage)已因先前的写入/擦除而改 变，故可由此启始电压的差异判读数据值。
然而在实际应用时，由于浮动栅极为一层连续的半导体层(多晶硅层)， 因此注入浮动栅极的电荷会均匀分布于整个浮动栅极之中。对于此类的存储 体而言， 一个存储单元便只能储存一位的数据，所以如何有效定义并缩短相 邻的多晶硅栅极的间距，以达到缩小芯片尺寸的目的遂成为一重要课题。而 在半导体工艺中，自对准接触(self-aligned contact, SAC)工艺即可以有效地定 义并缩短相邻的多晶硅栅极的间距，以达到缩小芯片尺寸的目的。
图1(A)—图l(I)揭示一现有技术快闪存储单元的堆叠栅极制造流程示意 图。该制造流程揭示于美国专利案号USP6,171，909号专利。如图l(A)所示， 首先提供一具有阱、源极/漏极(未揭示)的衬底100，该技艺为一熟知技艺， 在此不再详述。而在该衬底100上方进一步具有一第一介电层102、 一导电层104与一氮化硅层106依序堆叠生成于其上。尔后，再形成一具定义图案 的光致抗蚀剂层IIO于该氮化硅层106上。其中该第一介电层102可通过氧 化基层而形成厚度约60至120埃(angstroms)的氧化层。而该导电层104则可 由掺杂多晶硅层而成；该氮化硅层106则可以沉积方式生成。
在图l(B)中，透过该光致抗蚀剂层110以其为屏蔽对该氮化硅层106、 该导电层104、该第一介电层102与该村底IOO进行一非等向性蚀刻，直至 该村底100上形成一沟渠112。而该光致抗蚀剂层110则于非等向性蚀刻完 成后移除。
图l(C)中，于该沟渠112、第一介电层102与该导电层104的表面形成 一衬垫氧化层(liner oxide layer)114,其中该衬垫氧化层114可通过热氧化的 方法形成。在热氧化的工艺中，该沟渠112与该导电层104的表面被氧化形 成薄氧化层，同时向外延伸并覆盖住该第一介电层102的侧壁。其间该氮化 硅层并无衬垫氧化层的形成。
在图l(D)中，于该衬底IOO上方再形成一氧化层116,其中该氧化层116 的厚度足以覆盖住该氮化硅层106。
图l(E)中，以该氮化硅106作为基准终点，对该氧化层116进行一化学 机械抛光(chemical-mechanical polishing, CMP)工艺以达平坦化的目的。而残 留下的氧化层116与前述的衬垫氧化层114则构成一绝缘层118。
在图1(F)中，蚀刻该绝缘层118直至暴露出该导电层104的上部。而该 蚀刻可以干式蚀刻或湿式蚀刻进行。该绝缘层118由氧化硅所构成，以作为 浅沟渠隔离(shallow trench isolation, STI)单元。
图l(G)中，于该衬底100上再形成一导电材料层120，其中该导电材料 层120可通过掺杂多晶硅制得。
图l(H)中，非等向蚀刻该导电材料层120直至暴露出该氮化硅层106与 该绝缘层118。于是在该蚀刻步骤后， 一导电侧壁层(conductive spacer)120a 形成于该导电层104与该氮化硅层106的侧壁，而该导电侧壁层120a与该 导电层104则作为第一栅极导电层122。该氮化硅层106于形成该第一栅极 导电层122后即为移除。
图l(I)中， 一第二介电层124与一第二栅极导电层126则依序生成于该 村底100之上。其中该第二介电层124为一氧氮氧(oxide/nitride/oxide， ONO) 层；而该第二栅极导电层126则为一掺杂多晶硅层。藉此，即得以制得一快
闪存储单元的堆叠4册才及。
另一方面，美国专利案号USP6，200,856号专利，亦揭示另一快闪存储 单元的堆叠栅极制造流程。如图2(A)-图2(K),其揭示另一现有快闪存储单 元的堆叠4册极制造流程示意图。首先如图2(A)所示，于一硅衬底201上形成 一座垫氧化层203。接着如图2(B)所示，再于该座垫氧化层203上形成一屏 蔽层205，其中该屏蔽层205可由一沉积氮化硅所构成。
在图2(C)中，在定义该屏蔽层205的图案后，以非等向性蚀刻该屏蔽层 205、该座垫氧化层203及该硅衬底201。 藉此，形成一具有开口 207与底 部区域211的沟渠。
图2(D)中，再沉积一介电层213以覆盖该沟渠与该屏蔽层205,并填满 该开口 207。随后再以一平坦化工艺移除部份该介电层213以获致一绝缘区 223,如图2(E)所示。移除该屏蔽层205则可得如图2(F)所示的结构。再移 除该座垫氧化层203并形成一栅极氧化层231。同时，于该栅极氧化层231 与该绝缘区223上形成一多晶硅层(poly-l)233,如图2(G)所示。再以化学机 械抛光处理即可得图2(H)所示的结构。
在图2(I)中，部份蚀刻该绝缘区223,并暴露出部份该多晶硅层233的 侧壁。此时，再沉积一侧壁层(spacerlayer)241即可得图标结构。而以一蚀刻 工艺即可得侧壁243，如图2(J)所示。最后，一 ONO层245与一栅极导电 (poly-3)层247依序生成前述结构之上。则可得一快闪存储单元的堆叠栅极， 如图2(K)所示。
然而前述的该等现有技艺在处理闪存堆叠栅极时，虽都引入了自对准的 堆叠栅极产制流程，所得的堆叠栅极可增加耦合比(couplingratio),以降低操 作电压。但在实际应用时，该等现有技艺所揭示的自对准堆叠栅极结构虽都 能达到高耦合比的目的，但如图l(I)与图2(K)所示的堆叠栅极单元，其侧壁 (Spacer)结构均跨座于STI浅沟渠隔离结构上。如此，现有工艺将不利于存 储单元的尺寸缩小，尤其是针对STI浅沟渠隔离结构的缩小是最不利的。有 鉴于此，本案发明人，爰精心研究，并以其从事该项研究领域的多年经验， 遂提出本案的一种应用于非挥发性存储体中自对准堆叠栅极的制造方法。除 了可提供高耦合比(couplingratio)的堆叠栅极结构，进而降低操作电压外，更 有助于芯片尺寸微小化的发展，实为一不可多得的发明。
发明内容
本段摘述本案的某些特征，其它特征将叙述于后续的段落。本案通过附 加的权利要求定义，其合并于此段落作为参考。
本案的主要目的为提供一种应用于非挥发性存储体中自对准堆叠栅极的制造方法。通过简单工艺的组合引入，除了可制得高耦合比(couplingratio) 的堆叠栅极结构，以降低操作电压外，更有助于芯片尺寸微小化的发展，实 为一不可多得的发明。
为达前述目的，本案提供一种自对准堆叠栅极的制造方法，包含下列步 骤a)提供一衬底；b)于该衬底上依序形成一第一介电层、 一第一导电层 以及一屏蔽层；c)部份蚀刻该屏蔽层、该第一导电层、该第一介电层以及该 衬底，以形成一浅沟渠；d)以一第二介电层填满该浅沟渠以形成一浅沟渠 隔离(shallow trench isolation, STI)单元，并移除该屏蔽层；e)全面形成一第 二导电层；f)部份蚀刻该第二导电层以于该第一导电层上形成一侧壁；g)部 份移除该浅沟渠隔离单元以暴露部份的该第二导电层与该第一导电层的侧 壁；h)依序沉积一第三介电层与一第三导电层；以及i)部份蚀刻该第三导 电层，即可得该自对准堆叠栅极。
根据本案构想，其中该衬底为一硅衬底。
根据本案构想，其中该村底进一步具有一源极/漏极有源区。
根据本案构想，其中该第一介电层为一栅极氧化层。
根据本案构想，其中该第一导电层为一浮动栅极单元多晶硅层。
根据本案构想，其中该屏蔽层为一氮化硅层。
根据本案构想，其中该步骤b)进一步包含步骤bl)将该衬底热氧化，以形成该第一介电层；b2)于该第一介电层上沉积该第一导电层；以及b3)于该第一导电层上再沉积该屏蔽层。
根据本案构想，其中该步骤c)为一非等向性蚀刻。
根据本案构想，其中该第二介电层为一沉积隔离氧化层。
根据本案构想，其中该步骤d)进一步包含步骤dl)全面沉积一第二介电层，以填满该浅沟渠，并覆盖该屏蔽层；d2)平坦化该第二介电层，直至暴露出该屏蔽层的表面；以及d3)移除该屏蔽层。
根据本案构想，其中该步骤d2)为一化学机械抛光或一蚀刻工艺。
根据本案构想，其中该第二导电层为一浮动栅极单元侧壁多晶硅层。
根据本案构想，其中该第三介电层为一氧氮氧(oxide/nitride/oxide， ONO)层。
根据本案构想，其中该第三导电层为 一控制栅极多晶硅层。
本案再一目的为提供一种应用于非挥发性存储体中的自对准堆叠栅极。通过将侧壁单元设置于导电栅极之上，以获致一具高耦合比(coupling ratio)的堆叠栅极结构，以降低操作电压外，更有助于芯片尺寸微小化的发展，实 为一不可多得的发明。
为达前述目的，本案提供一自对准堆叠栅极，包含一半导体衬底； 一第 一介电层，设于该半导体衬底上； 一第一导电栅极，设于该第一介电层区域 上； 一侧壁单元，设置于该第一导电栅极上方的两侧，并覆盖于该第一导电 栅极上，以形成一浮动栅极单元； 一 浅沟渠隔离(shallow trench isolation, STI) 单元设置于浮动栅极单元的两侧； 一氧化介电层，覆盖于浅沟渠隔离单元与 该浮动栅极单元的表面，并与该侧壁单元与部份第一导电栅极的侧壁接触； 以及一控制栅极，形成于该氧化介电层之上，以形成该自对准堆叠栅极。 根据本案构想，其中该半导体衬底为一硅衬底。 根据本案构想，其中该半导体衬底进一步具有一源极/漏极有源区。 根据本案构想，其中该第一介电层为一栅极氧化层。 根据本案构想，其中该第一导电栅极由一多晶硅构成。 根据本案构想，其中该侧壁单元由一多晶硅构成。 根据本案构想，其中该浅沟渠隔离单元由 一沉积氧化层构成。 根据本案构想，其中该氧化介电层由一氧氮氧(oxide/nitride/oxide, ONO) 层所构成。
根据本案构想，其中该控制栅极由一多晶硅构成。 根据本案构想，其中该侧壁单元包含于该第一导电栅极的投影面积内。 本发明并不受限于以上所述的特征。本发明的其它特征叙述于下。本发 明以附加的权利要求来定义。
图l(A)至图1(1):其揭示一现有技术快闪存储单元的堆叠栅极制造流程 示意图2(A)至图2(K):其揭示另一现有快闪存储单元的堆叠栅极制造流程示意图3(A)至图3(J):其揭示本案一优选实施例的自对准堆叠栅极制造方法 流程示意图4(A)及图4(B)，其揭示本案优选实施例的自对准堆叠栅极。 附图标记说明
100衬底102第一介电层
104导电层賜氮化硅层
110光致抗蚀剂层112沟渠
114衬垫氧化层116氧化层
118绝缘层120导电材料层
120a导电侧壁层122第一栅极导电层
124第二介电层126第二栅极导电层
201硅衬底203垫氧化层
205屏蔽层207开口
211底部区域213介电层
223绝缘区231栅极氧化层
233多晶珪层241侧壁层
243侧壁245ONO层
301/302源极/漏极有源区31衬底
311浅沟渠312浅沟渠隔离单元
32第一介电层33第一导电层
331浮动栅极单元34屏蔽层
35第二介电层36第二导电层
361侧壁37第三介电层
38第三导电层39介电保护层
40导电接触层
具体实施例方式
本段落所叙述的实施例用于解释本发明，但不限制本发明。本发明不限 定于特殊材料、处理步骤或尺寸。本发明由附加的权利要求书定义。
请参阅图3(A)至图3(J)，其揭示本案一优选实施例的自对准堆叠栅极制造方法流程示意图。首先，如图3(A)所示，提供一村底31,并于该衬底上 依序形成一第一介电层32、 一第一导电层33以及一屏蔽层34。其中该第一 介电层32于本实施例中为一4册;f及氧化层，其可通过一热氧化工艺高温氧化 该衬底31而形成所需厚度的氧化层。而该第一导电层33在本实施例作为浮 动;败极单元之用，可为一固有的多晶硅层。其可通过保形沉积工艺(conformal deposition process)(例如低压化学气相沉积法"LPCVD")形成于结构上。当 然，该第一导电层33亦可通过非保形沉积工艺(non-conformal deposition processes)生成，不论是已知的或是即将发明的，均可利用。至于该屏蔽层 34于本实施例中可为一氮化硅层、氮氧化硅(silicon oxynitride, SiON)或其它 材质所构成；可以如化学气相沉积法(CVD)或其它工艺沉积于多晶硅层至所 需厚度，以抵挡其后的氧化蚀刻。
如图3(B)所示，以定义屏蔽图形，部份蚀刻该屏蔽层34、该第一导电 层33、该第一介电层32以及该衬底31，以形成一浅沟渠311,该工艺可以 半导体制造的浅沟渠隔离单元("STI")技术形成。合适的STI工艺已见于由 Tuan等人发表并于2002年3月12日核准的美国第6,355,524号专利，Yi Ding 于2002年10月1日提出的美国专利申请案号10/262,785 —案及C. Hsiao于 2002年10月7日提出的美国专利申请案号10/266,378 —案，在此均并入参 考。其它STI或非STI工艺亦具可行性。在本案实施例中，以一第二介电层 35填满该浅沟渠以形成一浅沟渠隔离(shallow trench isolation, STI)单元312。 其细部流程如图3(C)所示，全面沉积一第二介电层35,以填满该浅沟渠311， 并覆盖该屏蔽层34后；再以一蚀刻工艺或化学机械抛光(CMP)平坦化该第二 介电层35,直至暴露出该屏蔽层34的表面即可得图3(D)所示的结构。其中 该第二介电层35为一氧化层，有时也被称为"STI氧化层(STI oxide)",因为 其于某些实施例中为一二氧化硅层。而本发明并不受限于此类实施例或硅晶 集成电路。
完成前述步骤流程后，移除该屏蔽层34即可得图3(E)中所示的结构。
接着，全面形成一第二导电层36,如图3(F)所示，其中该第二导电层 36用以提供后续浮动栅极单元侧壁的多晶硅层。只要再以一非等向性蚀刻工 艺向下部份蚀刻该第二导电层36，即可于该第一导电层33上形成一側壁361 如图3(G)所示。
通过氧化物蚀刻工艺部份移除该浅沟渠隔离单元312以暴露部份的该第二导电层36与该第一导电层33的侧壁以得到一浮动栅极单元331,如图3(H) 所示。最后，再依序沉积一第三介电层37(如图3(1)所示)与一第三导电层38; 并部份定义蚀刻该第三导电层38即可得本案的自对准堆叠栅极，如图3(J) 所示。在本案实施例中，该第三介电层37为一氧氮氧(oxide/nitride/oxide， ONO)层；而该第三导电层38则为一提供控制栅极的多晶硅层。
根据前述揭示的方法，本案更提供一种应用于非挥发性存储体中的自对 准堆叠栅极。请参阅图4(A)及图4(B),其揭示本案优选实施例的自对准堆叠 栅极。其中图4(A)揭示该自对准堆叠栅极的俯视投影示意图。而图4(B)则揭 示图4(A)中的AA，间截面结构示意图。另外于图4(A)中的BB，间截面结构示 意图则如图3(J)所示。如图所示，本案自对准堆叠栅极，包含有一半导体衬 底31; —第一介电层32,设于该半导体衬底31上； 一第一导电栅极33，设 于该第一介电层32区域上； 一侧壁单元361，设置于该第一导电栅极33上 方的两侧，并覆盖于该第一导电栅极33上，以形成一浮动4册极单元331; — 浅沟渠隔离(shallow trench isolation, STI)单元312设置于浮动栅极单元331 的两侧； 一氧化介电层37,覆盖于浅沟渠隔离单元312与该浮动栅极单元 331的表面，并与该侧壁单元361与部份第一导电栅极33的侧壁接触；以及 一控制栅极38,形成于该氧化介电层37之上，以形成该自对准堆叠栅极。
在实际应用时，其中该半导体衬底31为一硅衬底，其上进一步具有一 源极/漏极有源区301/302，对应设置于该自对准堆叠栅极的下方。另外，该 第一介电层32为一栅极氧化层；而该第一导电栅极33、该侧壁单元361与 该控制栅极38均可由多晶硅材质所构成。该浅沟渠隔离单元312则由一沉 积氧化层构成；该氧化介电层37由一氧氮氧(oxide/nitride/oxide, ONO)层所 构成。而该自对准堆叠栅极可通过先前本案所揭示的方法制得，所得结构的 特色分别如图3(J)、图4(A)与图4(B)所示。除了依前述方法制得的自对准堆 叠栅极外，其后续进一步包含其它半导体制造流程。在完成该控制栅极38 结构，其上更包覆有一介电保护层39;而一导电接触层40更由顶部穿透至 该源极/漏极有源区301/302而与之接触，其相对位置如图所示，在此便不再 详述。由于本案浮动栅极单元331所包含的侧壁单元361位于该第一导电栅 极33之上，故由图3(J)与图4(A)中可清楚查知，该侧壁单元361包含于该 第一导电栅极33的投影面积内。相较于现有技艺，本案的浮动栅极单元所 形成的投影面并非如现有技艺为导电栅极加上侧壁者。虽然现有技艺，如图l(I)与图2(K)所示的导电栅极等，与本案的浮动栅极同样可通过侧壁(Spacer) 结构的引用而提高其耦合比(coupling ratio)。但由于现有技艺的浮动栅极所引 用侧壁结构均跨座于STI浅沟渠隔离结构上，故当欲以缩小STI浅沟渠隔离 结构达到芯片线路尺寸微小化的目的时，现有技艺将因STI浅沟渠隔离结构 为侧壁结构所占，故因而在尺寸缩小时必须受限于侧壁结构的投影面，而无 法有效达到缩小尺寸的目的。反观本案所揭示的自对准堆叠栅极结构，除了 图1而仅为导电栅极者，可提高耦合比(couplingratio),以降低操作电压外。 由于本案所引用的侧壁结构座落于浮动栅极之上，故本案可以缩小STI浅沟 渠隔离结构达到芯片线路尺寸微小化的目的。
综上所述，本案提供一种应用于非挥发性存储体中自对准堆叠栅极的制 造方法。通过简单工艺的组合引入，可获致一利于进行芯片线路微小化发展 的栅极。而所获致的自对准堆叠栅极结构，除了可提高耦合比(couplingratio), 进而降低操作电压外，更有助于芯片尺寸微小化的发展，此为现有技艺无法 达成。本案技术具有实用性、新颖性与进步性，爰依法提出申请。
纵使本发明已由上述的实施例详细叙述而可由本领域内的技术人员任 施匠思而为诸般修饰，然皆不脱如附加权利要求所欲保护者。
权利要求
1.一种自对准堆叠栅极的制造方法，包含下列步骤a)提供一衬底；b)于该衬底上依序形成一第一介电层、一第一导电层以及一屏蔽层；c)部份蚀刻该屏蔽层、该第一导电层、该第一介电层以及该衬底，以形成一浅沟渠；d)以一第二介电层填满该浅沟渠以形成一浅沟渠隔离单元，并移除该屏蔽层；e)全面形成一第二导电层；f)部份蚀刻该第二导电层以于该第一导电层上形成一侧壁；g)部份移除该浅沟渠隔离单元以暴露部份的该第二导电层与该第一导电层的侧壁；h)依序沉积一第三介电层与一第三导电层；以及i)部份蚀刻该第三导电层，即可得该自对准堆叠栅极。
2. 如权利要求1所述的制造方法，其中该衬底为一硅衬底。
3. 如权利要求1所述的制造方法，其中该衬底进一步具有一源极/漏极有源区。
4. 如权利要求1所述的制造方法，其中该第一介电层为一栅极氧化层。
5. 如权利要求1所述的制造方法，其中该第一导电层为一浮动栅极单元多晶硅层。
6. 如权利要求1所述的制造方法，其中该屏蔽层为一氮化硅层。
7. 如权利要求1所述的制造方法，其中该步骤b)进一步包含步骤 bl)将该衬底热氧化，以形成该第一介电层；b2)于该第一介电层上沉积该第一导电层；以及 b3)于该第一导电层上再沉积该屏蔽层。
8. 如权利要求1所述的制造方法，其中该步骤c)为一非等向性蚀刻。
9. 如权利要求1所述的制造方法，其中该第二介电层为一沉积隔离氧化层。
10. 如权利要求1所述的制造方法，其中该步骤d)进一步包含步骤 dl)全面沉积一第二介电层，以填满该浅沟渠，并覆盖该屏蔽层；d2)平坦化该第二介电层，直至暴露出该屏蔽层的表面；以及 d3)移除该屏蔽层。
11. 如权利要求10所述的制造方法，其中该步骤d2)为一化学机械抛 光或一蚀刻工艺。
12. 如权利要求1所述的制造方法，其中该第二导电层为一浮动栅极 单元侧壁多晶硅层。
13. 如权利要求1所述的制造方法，其中该第三介电层为一氧氮氧层。
14. 如权利要求1所述的制造方法，其中该第三导电层为一控制栅极 多晶硅层。
15. —种自对准堆叠棚极，包含 一半导体衬底；一第一介电层，设于该半导体衬底上； 一第一导电栅极，设于该第一介电层区域上； 一侧壁单元，设置于该第一导电栅-极上方的两侧，并覆盖于该第一导 电栅极上，以形成一浮动栅极单元；一浅沟渠隔离单元设置于浮动栅极单元的两侧；一氧化介电层，覆盖于浅沟渠隔离单元与该浮动栅极单元的表面，并与 该侧壁单元与部份第一导电栅极的侧壁接触；以及一控制栅极，形成于该氧化介电层之上，以形成该自对准堆叠栅极。
16. 如权利要求15所述的自对准堆叠栅极，其中该半导体衬底为一硅衬底。
17. 如权利要求15所述的自对准堆叠栅极，其中该半导体衬底进一步 具有一源极/漏极有源区。
18. 如权利要求15所述的自对准堆叠栅极，其中该第一介电层为一栅极氧化层。
19. 如权利要求15所述的自对准堆叠栅极，其中该第一导电栅极由一多晶硅构成。
20. 如权利要求15所述的自对准堆叠栅极，其中该侧壁单元由一多晶硅构成。
21. 如权利要求15所述的自对准堆叠栅极，其中该浅沟渠隔离单元由一沉积氧化层构成。
22. 如权利要求15所述的自对准堆叠栅极，其中该氧化介电层由一氧 氮氧层所构成。
23. 如权利要求15所述的自对准堆叠栅极，其中该控制栅极由一多晶硅构成。
24. 如权利要求15所述的自对准堆叠栅极，其中该侧壁单元包含于该 第 一导电栅极的投影面积内。
全文摘要
于一非挥发性存储体中，提供一种自对准堆叠栅极的制造方法，包含下列步骤a)提供一衬底；b)于衬底上依序形成一第一介电层、一第一导电层以及一屏蔽层；c)部份蚀刻屏蔽层、第一导电层、第一介电层以及衬底，以形成一浅沟渠；d)以一第二介电层填满浅沟渠以形成一浅沟渠隔离(shallowtrench isolation，STI)单元，并移除屏蔽层；e)全面形成一第二导电层；f)部份蚀刻第二导电层以于第一导电层上形成一侧壁；g)部份移除浅沟渠隔离单元以暴露部份的第二导电层与第一导电层的侧壁；h)依序沉积一第三介电层与一第三导电层；以及i)部份蚀刻第三导电层，即可获得具高耦合比(coupling ratio)的自对准堆叠栅极。
文档编号H01L21/02GK101174560SQ20061013660
公开日2008年5月7日 申请日期2006年10月31日 优先权日2006年10月31日
发明者张格荥, 张骕远 申请人:力晶半导体股份有限公司