专利名称：半导体结构、半导体晶片及其制造方法
技术领域：
本发明是有关于一种集成电路，特别是有关于一种具有半导体基板的集成电路及其制造方法。
背景技术：
众所周知，大部分集成电路是形成在晶片上，如半导体晶片，其中代表性地为硅晶片。近十年来，所使用的晶片的直径由原本的二英寸演变至八英寸、十二英寸，甚至直径为300厘米的晶片。
目前大部分的集成电路被制造在八寸的晶片上，而大部分的新型加工设备被设计用来将集成电路形成在十二寸的晶片上。
由于晶片上所使用到的区域是圆形面积中所能包含的最大矩形面积，因此当晶片直径增加50％时(由八英寸增加至十二英寸)，能用来制造集成电路的矩形面积会增加至两倍以上。
另一个集成电路装置的加工发展趋势是其封装技术。
随着表面粘结封装及低剖面封装等封装技术的产生，在一部分封装加工中，晶片被进一步研磨以减少晶片的厚度。
基于上述，如何制造出具有高表面积及低厚度的晶片，在半导体加工中逐渐成为重要的研究课题之一。这些研究包括在加工集成电路时，在晶片上形成多个膜层时给晶片造成的压缩应力、或拉伸强度。形成的膜层包括介电层(例如层间介电层(inter-layer dielectric、ILD)、金属间介电层(inter-metaldielectric、IMD))、蚀刻停止层、及保护层等)、传导层(例如掺有杂质的多晶硅层、及金属内连结层。
当集成电路装置具有七、八、甚至更多层的金属内连结层时，加上搭配的层间介电、蚀刻停止层、及保护层，必需形成20甚至更多的膜层于该晶片之上。
然而，如此多的膜层集合起来施加在该薄型化晶片上的应力将造成该晶片产生显著的翘曲，也同时会影响将要形成的集成电路装置。
请参照图1A，该图表示了形成于晶片2上的膜层4施加给该晶片2的应力使得该晶片2翘曲的情况。如上所述，这些膜层在作为底层的晶片2上逐渐累积应力，使得晶片翘曲。另外，图1A的虚线6表示的是一般未翘曲的晶片2的轮廓；图示的翘曲程度是夸张的表示，其目的是表现形成于晶片上的膜层对晶片所产生的翘曲效果。
经过连续加工后的晶片被分割成多个独立的芯片，因此所形成的芯片同样被应力影响。图1B表示了在芯片8上成形的膜层4的应力使得该芯片8翘曲的情况。一般未翘曲的芯片8轮廓如虚线10所示；图示的翘曲程度是夸张的表示，其目的是表现形成于芯片上的膜层对芯片所产生的翘曲效果。
形成于晶片上的膜层所导致的翘曲会产生一些不利的影响。其中之一就是增加晶片处理的困难度及晶片在连续的加工下被损坏的可能性。
此外，该翘曲的晶片8会直接影响到形成于其上的电子装置的电性性质。众所周知，过度的应力(由晶片8翘曲产生)会对MOS晶体管内的半导体膜层的电荷载体的迁移率(mobility)造成不利的影响。
因此，为满足目前半导体元件加工上的需求，发明出避免晶片翘曲的结构及加工方法，是半导体技术的研发重点之一。
发明内容
本发明的目的是提供一种半导体结构及晶片，具有应力调整层，能够有效避免晶片翘曲，保持集成电路的效能。
本发明的目的是这样实现的一种半导体结构，包含半导体基板，其厚度大体小于150μm，该半导体基板具有第一表面及第二表面；应力调整层形成在该基板的第一及第二表面其中之一上，以大体补偿或平衡该半导体基板的应力；以及形成于该第一表面上的多个的接合垫。
本发明的另一目的是这样实现的一种半导体晶片，其厚度大体小于150μm，包含第一及一第二表面；在该第一表面上形成的多个的薄膜，其中该多个的薄膜在该半导体晶片上累积应力；以及应力调整层，其形成于该第一及第二表面其中之一上，并补偿或平衡该施加在半导体晶片上的该应力。
本发明的再一目的是这样实现的一种形成半导体结构的方法，具有如下步骤提供具有第一表面及第二表面的半导体基板，其中该半导体基板的厚度大体小于150μm；在该基板的第一表面上形成有多个膜层，该多个膜层在该半导体基板上施加应力；以及，在该第一表面及第二表面其中之一上形成应力调整层，并补偿或平衡该多个膜层施加在半导体晶片上的该应力。
为使本发明的上述目的、特征能更明显易懂，下文特例举了较佳实施例，并配合附图，详细说明如下
图1A是表示现有半导体晶片因应力而翘曲的剖面示意图。
图1B是表示现有半导体芯片因应力而翘曲的剖面示意2A～图2C是表示本发明的实施例所述的包含应力调整层的晶片的制造流程剖面示意图。
图3A～图3C是表示本发明的实施例所述的包含应力调整层的晶片的仰视图。
图3D是表示本发明的实施例所述的包含应力调整层的晶片的仰视图。
图4A～图4B是表示本发明另一实施例所述的包含应力调整层的晶片的剖面示意图，其中该应力调整层与该集成电路形成在同一侧。
图5A及图5B是剖面结构图，是表示本发明的实施例中所述的晶片以覆晶(flip-chip)方式进行封装。
图6A及图6B是剖面结构图，是表示本发明的实施例中所述的晶片以导线方式进行封装。
图7是说明形成有不同厚度与材质的膜层的晶片，其尺寸与翘曲量的关系的图。
附图标记的简单说明晶片～2；膜层～4；虚线～6；虚线～10；半导体晶片～12；膜层～9、11、13；薄膜～14；保护层～16；箭头方向～17；应力调整层～18；箭头方向～19；接合垫～20；条状(圆形)沟槽～22；切割线～24；虚线～25；芯片～26；支撑基板～30；焊球～32；胶层～34；接触端～36；导线～38；曲线～101、103、105、109。
具体实施例方式
如图2A至图2C，是表示符合本发明所述的显示装置的半导体结构的一较佳实施例的加工流程剖面图。在半导体晶片12上形成有多个膜层9、11、13，其中将上述的该多个的膜层9、11、13总称为薄膜14。
虽然在此例示了三个膜层，但根据本发明的精神，本技术领域的技术人员可将本发明用于其它具有不同膜层数的半导体加工上来形成集成电路。
在此实施例中，该晶片12是硅晶片，其直径可为8英寸、12英寸、或16英寸及其以上。典型的硅晶片12的厚度约为620μm(约31密尔)。在本发明另一实施例中，该晶片12也可以是具有在其上形成的由埋层氧化物构成的薄层的硅晶片，也就是所谓的绝缘层上覆硅(silicon on insulator、SOI)。
薄膜14由多个的膜层构成，该多个的膜层可为典型用于集成电路加工的任何膜层。该薄膜14形成在该晶片12的上表面上，而该晶片12是作为基板。这些多个的膜层11、12、13可例如为用于作为闸电极的掺有杂质的多晶硅(doped polysilicon)、蚀刻停止层、层间介电层(ILD)、金属间介电层(IMDs)、金属电结层、或是相关类似膜层。一般来说，该多个膜层相对顶端是保护层，让所形成的集成电路免受外界的污染或是水气的影响。
一个典型的集成电路一般来说会具有8层金属层以及对应数量的金属间介电层及蚀刻停止层，因此在集成电路的制造过层中，一般会有超过20层以上的膜层形成在晶片表面上，而该不同的膜层是用不同的加工方法形成的，例如化学气象沉积法(CVD)、电压辅助气象沉积法(PEVD)，原子层沉积法(ALD)、溅镀法(sputtering)、电镀法、无电镀法等。
该多个的膜层的形成温度是介于400度左右。在沉积步骤，所形成的膜层不会对其下的膜层施加应力。然而，在沉积完成后，由于温度回归至室温，各膜层及晶片的不同膨胀系数同时施加于该结构体中。因此，可视为是该多个的膜层在位于最底的基晶12上施加了一个总合的应力。如图1A、图1B所示，该应力很容易造成晶片翘曲。该应力有可能为压缩应力或为拉伸应力。一般而言，对于MOS的加工，该多个膜层一般是对该晶片造成拉伸应力。此外，该多个膜层也有可能对该晶片造成压缩应力。如图2A，该晶片具有厚度，一般来说是620μm(31密尔)。然而，以目前技术来说，为利于封装或形成覆晶的结构，一般会对该晶片进行研磨加工以削减其厚度。
如图2B，在该薄膜14的上表面形成有保护层16。值得注意的是，一般来说该保护层16是在该集成电路完成后才形成在该晶片12上的。此外，如图2B，多个的接合垫20形成在该薄膜14最上层的膜层13中。此接合垫20是用来将此集成电路装置与外部的电路结合，一般形成在保护层之前。该保护层16除了可避免形成于基圆上的多个膜层遭受到外界的损害，亦可在进行后续的背面研磨时保护该集成电路。在形成保护层后，如图2C，对该晶片12进行背面研磨，以减少晶片的厚度。该背面研磨可用现有的任何方法，故在此不加赘述。
经过该背面研磨后，该晶片12的厚度可以减少至75μm(3密尔)或是小于50μm(2密尔)，甚至是25μm(1密尔)。值得注意的是该保护层在背面研磨后仍在该多个的膜层上来给该晶片提供支撑力，且避免该晶片因多个膜层所施加的应力而发生翘曲。接着，如图2C，应力调整层18形成于该晶片12的背面或是底部。在此实施例中，该应力调整层18是形成于该晶片12表面，而应力调整层18所形成的表面是形成有该薄膜14的表面的相反侧。在一较佳实施例中，该薄膜14施加拉伸应力于该晶片12上，会造成该晶片12朝箭头方向17翘曲，造成如图1A所示的结果。值得注意的是，由于该保护层16仍形成于该晶片12上，因此该保护层16可避免该翘曲发生。然而，在封装集成电路时，必须除去该保护层16以露出该多个的接触垫。所以，在移除该保护层前必须在该晶片12上形成该应力调整层18。由于该应力调整层18亦同时提供拉伸应力于该晶片12(请见箭头方向19)，因此可以补偿或平衡由薄膜14施加在晶片上的应力。在形成该应力调整层18之后，移除该保护层16并进行后续的封装加工。
本领域的技术人员可利用不同的材料及调整不同的厚度以不同的形成方法来在该晶片12上形成该应力调整层18。由于为了不影响后续的该集成电路的封装及不增加该集成电路的总厚度，因此该应力调整层18的厚度应该是尽可能的小。在本发明一较佳实施例中，该应力调整层18的厚度小于20μm。该应力调整层18的材质可为介电材料，例如氮化硅、氧化硅、氮氧化硅等，形成方式可为现有的任何能够形成介电层的方式。此外，该应力调整层18亦可为low-k介电材料、聚亚酰胺、或是玻璃、塑料、陶瓷、模塑料等。该low-k介电材料可例如为掺杂碳的氧化硅、掺杂氟的氧化硅、或是碳化硅。
在本发明另一实施例中，传导层是例如镍、铬等的，也可作为该应力调整层18。此类材料除了可平衡应力外，还可提供较佳的热传导及晶片的接地电容。一般来说，适合该应力调整层18的材料的形成温度一般需小于400度，这是为避免对先前所形成的集成电路加工造成影响。若形成温度大于400度时，有可能例如造成掺杂离子的迁移。
在移除该保护层16后，即可露出该多个的接合垫20，以利于外部的电路利用导线与该接合垫20电连结。在本发明一较佳实施例中，该集成电路(芯片)也可以用覆晶(flip chip)的方式进行组装。
该应力调整层18可平坦覆盖性地形成在该晶片上，也可进一步图形化。图形化该应力调整层18的目的在于调节施加在该晶片上的应力。图3A是平面示意图，表示未被图形化的应力调整层18。图3B是表示该应力调整层18被进一步图形化以形成多个的圆形沟槽22，以形成不同区块的应力调整层18来调节应力。图3C是表示该应力调整层被进一步图形化以形成多个条状沟槽22，以形成不同区块的应力调整层18来调节应力。在本发明其它较佳实施例中，该应力调整层18被图形化以形成较宽的图形，或是移除位于晶片边缘的应力调整层18，或是根据所形成的芯片区域来图形化该应力调整层18。此外，在图形化该应力调整层18时，也可以根据需要来形成具有不同厚度的应力调整层18。
图3D是该晶片12的俯视图，表示形成于其上的集成电路图形，而图3D也表示图3A～图3C所示的图的相反侧。由图可知，多条切割线24横跨该晶片12，以定义出多个芯片26，该芯片26的长宽t1及t2约为20μm以上。若是施加给该晶片12的应力没有移除的话，同样的应力也会使该芯片26翘曲。根据本发明，由于是在该晶片上进一步形成应力调整层18，因此即使该芯片26的尺寸为20μm×20μm以上，也不会翘曲变形。
图4A表示本发明其它实施例所述的具有应力调整层18的晶片12，值得注意的是，该应力调整层18也可以在与在该晶片12形成该薄膜14的同侧表面。值得注意的是，该应力调整层18是在完成集成电路的加工后形成的，因此该应力调整层18是额外形成的膜层，并非属于该集成电路本身的膜层，也不是保护层。并且，如图4B，该保护层16可进一步形成在该应力调整层18上。在形成该应力调整层18后，该晶片12可进一步进行背面的研磨加工(研磨至虚线25)，以减少其厚度。此外，如图4B，由于在该晶片的多个膜层侧14上形成有该应力调整层18，因此所形成的保护层16的厚度可以比一般的薄。
薄膜14所产生的应力会使晶片12朝箭头方向17翘曲，而该应力调整层18同时给该晶片12提供拉伸应力(箭头方向19)，因此可避免该晶片翘曲。这也是说该应力调整层18所提供的应力作用方向与该薄膜施加给该晶片的应力方向相反。
图5A及图5B是为剖面结构图，表示本发明实施例中所述的晶片以覆晶(flip-chip)方式进行封装。如图5A，如图2C所示的晶片12在移除掉该保护层16后，是反过来被配置在支撑基板30上，其中该晶片12的接合垫20是通过焊料或焊球32与该支撑基板30电连接。当该晶片12顺利地与该支撑基板30接合后，会用填充材(例如树脂)来填充该晶片12与该支撑基板30之间的空隙，因此该填充材也会给该晶片提供应力，避免该晶片12发生翘曲。所以在形成该支撑材后，可以选择将该应力调整层18移除。
如图5B，该应力调整层18具有多个开口，并且在每一开口填有一接合垫20，该接合垫20用来将集成电路与外界电路电连接。当该晶片12顺利地与该支撑基板30接合后，会用填充材(例如树脂)来填充该晶片12与该支撑基板30之间的空隙，因此该填充材也会给该晶片提供应力，从而避免该晶片12发生翘曲。
图6A及图6B为剖面结构图，是表示本发明实施例中所述的晶片以导线方式进行封装。如图6A，该应力调整层18形成于该晶片的背面，并配置在支撑基板30上。其中，胶层34用来将晶片12固定在该支撑基板30上。此外，形成在晶片上的接合垫是利用导线38与外部电路的接触端36(lead finger)电连接。在完成该封装后，在该晶片上可进一步形成塑料或陶瓷材料以保护该晶片12上的集成电路。如图6B，该应力调整层18形成于该晶片12上并与该膜层14同一侧，该应力调整层18具有多个开口，而在每一开口都填入有该接合垫20，该接合垫是利用导线38与外部电路的接触端36(lead finger)电连接。
图7说明形成有不同厚度与材质的膜层的晶片的尺寸与翘曲量的关系。在图7中，NIT是代表该膜层是为硅化氮层、AI是代表该膜层是为铝金属层、及PI是代表该膜层是为聚亚酰胺，在NIT、AI、PI后的数值是代表该应力调整层的厚度；在@后的是该晶片的材质，Si代表硅晶片，而Si后的数值是代表该晶片的厚度。由图中可知，该翘曲量会根据晶片尺寸的增加而增大，如厚度为1密尔的硅晶片的翘曲量(见曲线101及103)，比厚度为29密尔的硅晶片的翘曲量(见曲线105及107)大上百倍以上。
以上说明并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定的内容为准。
权利要求
1.一种半导体结构，其特征在于，包含半导体基板，其厚度小于150μm，其中该半导体基板具有第一表面及第二表面；应力调整层，其形成在该基板的第一及第二表面其中之一上，来补偿或平衡该半导体基板的应力；以及，多个接合垫，其形成在上述第一表面上。
2.如权利要求1所述的半导体结构，其特征在于，上述应力调整层具有的应力大于1×108dyne/cm2。
3.如权利要求1所述的半导体结构，其特征在于，上述应力调整层形成在上述基板的第二表面上。
4.如权利要求1所述的半导体结构，其特征在于，上述应力调整层形成在上述基板的第一表面上，上述应力调整层包含多个开口，从该开口露出形成于其下的接触垫。
5.如权利要求1所述的半导体结构，其特征在于，上述应力调整层的材料是选自由氮化硅、氧化硅、氮氧化硅、聚亚酰胺、玻璃、塑料、陶瓷、模塑料、及其混合物所组成的族群。
6.如权利要求1所述的半导体结构，其特征在于，上述应力调整层包含电传导层。
7.一种半导体晶片，其厚度小于150μm，其特征在于，包含第一及第二表面；多个薄膜，其形成在上述第一表面上，该多个薄膜在该半导体晶片上累积应力；以及应力调整层，其形成在上述第一及第二表面之一上，并补偿或平衡施加在半导体晶片上的上述应力。
8.一种形成半导体结构的方法，其特征在于，包含提供具有第一表面及第二表面的半导体基板，其中该半导体基板的厚度大体小于150μm；在该基板的第一表面上形成多个膜层，该多个膜层在该半导体基板上施加应力；以及在该第一表面及第二表面之一上形成应力调整层，该应力调整层补偿或平衡上述多个膜层施加在半导体晶片上的上述应力。
9.如权利要求8所述的形成半导体结构的方法，其特征在于，在形成上述应力调整层前，移除一部分的第二表面侧的半导体基板。
10.如权利要求8所述的形成半导体结构的方法，其特征在于，施加在上述多个膜层上的应力是逐渐累积起来的拉伸张应力，而上述应力调整层提供压缩应力。
11.如权利要求9所述的形成半导体结构的方法，其特征在于，在移除该部分的基板前，在上述半导体基板的第一基板上配置保护层。
12.如权利要求8所述的形成半导体结构的方法，其特征在于，上述应力调整层形成在上述基板的第一表面上，且在形成上述应力调整层的步骤中能够包含形成多个的开口，从该开口露出形成在上述应力调整层下的接触垫。
全文摘要
本发明提供一种具有应力调整层的集成电路及其制造方法，可以避免晶片翘曲及破损。该具有应力调整层的集成电路的制造方法包括提供具有第一表面及第二表面的半导体基板，其中该半导体基板的厚度大体小于150μm；形成多个膜层于该基板的第一表面，该多个膜层在该半导体基板上施加应力；以及，在该第一表面及第二表面其中之一上形成应力调整层，并补偿或平衡该多个膜层施加在半导体晶片上的该应力。
文档编号H01L21/00GK101075588SQ20061016906
公开日2007年11月21日 申请日期2006年12月20日 优先权日2006年5月16日
发明者郑心圃, 赵智杰, 卢思维 申请人:台湾积体电路制造股份有限公司