U形晶体管及相应制造方法

专利名称：U形晶体管及相应制造方法
技术领域：
本发明大体上涉及用于形成半导体结构的方法，且更具体地说涉及用于形成垂直晶 体管装置的改进的方法。
背景技术：
集成电路设计者制造更快且更小的集成电路的一种方式是通过减小构成集成电路 的各个元件之间的分隔距离。这种增加衬底上的电路元件的密度的工艺通常称为提高装 置集成水平。在设计具有较高集成水平的集成电路的工艺中，已研发出改进的装置构造 和制造方法。
常见的集成电路元件的一个实例是晶体管。晶体管用于许多不同类型的集成电路， 包含存储器装置和处理器。典型的晶体管包括形成于衬底表面处的源极、漏极和栅极。 最近，己研发出垂直晶体管构造，其消耗较少的衬底"有效面积"，且因此有助于提高 装置集成水平。在美国专利申请案第10/933,062号(2004年9月1日申请；代理人案 号美光.299A;美光案号2004-0398.00/US)中揭示了垂直晶体管构造的实例，该案的整 个揭示内容在此以引用的形式并入本文中。虽然这些改进的晶体管构造较小且压縮得更 密集，但其也经常会涉及显著更复杂的制造工艺，因此增加了制造时间和费用。当在与 邻近于晶体管阵列定位的逻辑电路相同的衬底上的阵列中形成高密度垂直晶体管时，制 造复杂性甚至进一步增加。确切地说，常规制造技术使用分离的掩模在装置阵列区和在
装置外围区中独立地界定特征，因为使用了不同的工艺步骤和材料来界定这两个区的装 置。
常规的基于半导体的电子存储装置(比如动态随机存取存储器("DRAM")装置) 包含分组成存储器单元的大量晶体管和电容器元件。构成DRAM装置的存储器单元排 列成较大的存储器阵列，所述存储器阵列通常包括成千甚至成百万的各个存储器单元。 因此，人们不断地努力降低用来形成比如垂直晶体管构造等密集压縮的集成电路元件的 工艺的复杂性。

发明内容
根据本发明的一个实施例，一种形成存储器装置阵列的方法包括在衬底的第一区中 形成多个深沟槽和多个浅沟槽。至少一个浅沟槽位于两个深沟槽之间。所述多个浅沟槽 和所述多个深沟槽彼此平行。所述方法进一步包括在衬底的第一区和第二区上沉积导电 材料层。所述方法进一步包括蚀刻导电材料层以在衬底的第一区上界定通过多个间隙隔 开的多个线，并在衬底的第二区上形成多个有源装置元件。所述方法进一步包括掩蔽衬 底的第二区。所述方法进一步包括从衬底的第一区中移除多个线，因而形成从中移除多 个线的多个暴露的区域。所述方法进一步包括在多个暴露的区域中蚀刻多个细长沟槽， 同时掩蔽衬底的第二区。
根据本发明的另一实施例， 一种设备包括具有阵列部分和逻辑部分的半导体衬底。 所述设备进一步包括形成于衬底阵列部分中的至少一个U形半导体结构。所述半导体 结构包括位于第一柱状体顶上的第一源极/漏极区、位于第二柱状体顶上的第二源极/漏
极区，和连接第一与第二源极/漏极区的u形沟道。所述u形沟道与半导体衬底邻接。
所述方法进一步包括形成于衬底逻辑部分上的至少一个晶体管装置，所述晶体管装置包 含栅极介电层和栅极材料。栅极介电层相对于第一和第二源极/漏极区抬高。
根据本发明另一实施例， 一种存储器装置包括具有阵列部分和逻辑部分的衬底。所 述存储器装置进一步包括形成于衬底的阵列部分中的多个u形半导体结构。所述u形
半导体结构由交替的深沟槽和浅沟槽的图案界定，所述交替的深沟槽和浅沟槽与中等深 度的沟槽的图案交叉。存储器装置进一步包括形成于衬底的逻辑部分上的多个晶体管装 置。所述晶体管装置包含栅极氧化物层、未罩盖的栅极层和侧壁间隔物结构。
根据本发明另一实施例，一种方法包括在衬底阵列区中图案化多个浅沟槽和多个深 沟槽。所述方法进一步包括在衬底阵列区中图案化多个中等深度的沟槽。所述中等深度 沟槽与浅沟槽和深沟槽交叉。中等深度沟槽、浅沟槽和深沟槽在衬底阵列区中界定多个
U形晶体管结构。所述多个中等深度沟槽由光刻掩模界定。所述方法进一步包括在衬底 逻辑区中图案化多个平坦的晶体管结构。通过光刻掩模界定多个平坦的晶体管结构。
根据本发明另一实施例，一种方法包括使用第一光刻掩模在半导体衬底的阵列部分 中图案化第一多个半导体结构。所述方法进一步包括使用第二光刻掩模在半导体衬底的 逻辑部分上图案化第二多个半导体结构。所述方法进一步包括使用第二光刻掩模在第一 多个半导体结构上图案化牺牲层。所述牺牲层与所述第二多个半导体结构同时图案化。
根据本发明另一实施例， 一种方法包括提供具有第一区和第二区的半导体衬底。所 述方法进一步包括在衬底的第一区和第二区上沉积导电层。所述方法进一步包括对沉积 于衬底的第一区和第二区上的导电层进行图案化。所述方法进一步包括使用图案化的导 电层在衬底的第二区上形成平坦的晶体管结构。所述方法进一步包括在掩蔽工艺中在衬 底的第二区中使用图案化的导电层。
根据本发明另一实施例， 一种部分形成的集成电路包括第一多个特征，第一多个特 征包括第一材料且形成于衬底的第一部分上。第一多个特征通过第一间隔彼此隔开。部 分形成的集成电路进一步包括第二多个特征，第二多个特征包括第二材料且形成于衬底 的第二部分上。第一多个特征和第二多个特征同时形成。第一材料与第二材料相同。所 述部分形成的集成电路进一步包括间隙填充结构，其位于第一多个特征中的选定两者之 间且与所述选定两者接触。所述部分形成的集成电路进一步包括邻近于第二多个特征而 定位的多个侧壁间隔物。邻近的侧壁间隔物通过分隔区彼此隔开。所述多个侧壁间隔物 和间隙填充结构包括相同的材料。
根据本发明另一实施例， 一种存储器装置包括具有阵列部分和逻辑部分的衬底。所 述存储器装置进一步包括凹陷于衬底的阵列部分中的多个半导体结构。所述存储器装置 进一步包括形成于衬底的逻辑部分上的多个晶体管装置。所述晶体管装置包含栅极氧化 物层、未罩盖的栅极层和侧壁间隔物结构。所述晶体管装置形成于位于多个半导体结构 下方的层中。


在附图中说明本文中揭示的晶体管构造的示范性实施例，附图只用于说明的目的。
附图包括以下的图，其中相同数字指示相同部件。
图1说明可用于形成晶体管阵列的部分形成的半导体装置的透视图。
图2说明在形成额外的半导体加工层之后图1的部分形成的半导体装置的^平面
中的横截面图。
图3说明待施加于图1的部分形成的半导体装置的光掩模的示范性实施例的部分俯 视平面图。
图4说明在巳施加和转移了图3的光掩模以图案化硬掩模层之后图2的部分形成的 半导体装置的w平面中的横截面图。
图5说明在上面毯覆式沉积了间隔物材料层之后图4的部分形成的半导体装置的 ^平面中的横截面图。
图6说明在执行了间隔物材料的方向性蚀刻之后图5的部分形成的半导体装置的 ^平面中的横截面图。
图7说明在将多个深沟槽蚀刻到衬底中之后图6的部分形成的半导体装置的少z平 面中的横截面图。
图8说明在用介电材料填充深沟槽并向装置提供大致平坦的表面之后图7的部分形 成的半导体装置的^平面中的横截面图。
图9说明在图案化上面的硬掩模层之后图8的部分形成的半导体装置的^平面中 的横截面图。
图IO说明当在图案化的硬掩模层的垂直侧上形成多个间隔物之后图9的部分形成 的半导体装置的^平面中的横截面图。
图11说明在将多个浅沟槽蚀刻到衬底中之后图10的部分形成的半导体装置的w 平面中的横截面图。
图12说明在用介电材料填充浅沟槽并向装置提供大致平坦的表面之后图11的部分
形成的半导体装置的p平面中的横截面图。
图13说明图12的部分形成的半导体装置的^平面中的俯视图。
图14说明在移除冗余掩蔽层之后图12的部分形成的半导体装置的f平面中的横
截面图。
图15说明在上面沉积了栅极堆叠层之后图14的部分形成的半导体装置的沿线15 一15截取的xz平面中的横截面图。
图16说明当在外围区中图案化有源装置和在阵列区中图案化线之后图15的部分形 成的半导体装置的K平面中的横截面图。
图17说明当围绕外围区有源装置和在阵列区线之间形成间隔物材料之后图16的部 分形成的半导体装置的xz平面中的横截面图。
图18说明在掩蔽装置外围区并从装置的未掩蔽的阵列部分中蚀刻栅极堆叠层之后
图17的部分形成的半导体装置的xz平面中的横截面图。
图19说明在使用各向同性蚀刻收縮了剩余间隔物材料之后图18的部分形成的半导 体装置的xz平面中的横截面图。
图20说明在将中等沟槽的图案蚀刻到图14中说明的结构中之后图19的部分形成 的半导体装置的xz平面中的横截面图。
图21说明在从阵列区中移除剩余间隔物材料、用电介质内衬中等沟槽和在中等沟 槽中形成栅极材料的侧壁间隔物之后图20的部分形成的半导体装置的xz平面中的横截 面图。 '
图22说明图21的部分形成的半导体装置的一部分的透视图。
图23说明包括图22的部分形成的半导体装置的一个晶体管的透视图，其中包含上 覆的电容器和位线。
图24说明其中使用自对准硅化工艺在多晶栅极堆叠上形成硅化物区的实施例中的 部分形成的半导体装置的xz平面中的横截面图。
图25说明当在阵列区中蚀刻氮化物层之后图8的部分形成的半导体装置的^平面 中的横截面图。
图26说明当围绕突出的电介质上旋涂(spin-on-dielectric)材料形成氮化物间隔物 之后图25的部分形成的半导体装置的^平面中的横截面图。
图27是说明存储器单元相对于位线和字线阵列的位置的存储器装置的示意性平面图。
具体实施例方式
本文中揭示用于垂直晶体管构造的改进的制造技术。如上文所揭示，垂直晶体管构 造有利地实现提高的装置集成水平。本文中揭示的制造技术有利地使用(a)与常规制 造技术相比较少的掩蔽工艺，和/或(b)较容易对准的掩蔽工艺。举例来说，本文中揭 示的某些实施例有利地实现用单个掩模在外围区中形成有源装置且在阵列区中图案化 特征(例如，将成行的晶体管隔开的中等沟槽)。此外，本文中揭示的某些垂直晶体管 的实施例具有U形配置，其中连接源极区与漏极区的沟道直接连接到下伏的衬底。这 有利地减少或消除常规垂直柱状晶体管中常见的浮体效应。
本文中揭示的U形垂直晶体管配置提供优于常规平坦晶体管的若干优势。除了消 耗较少的衬底"有效面积"之外，本文中揭示的某些U形垂直晶体管配置还在制造期 间形成连续的行和列，因而增强了装置的结构稳定性。本文中揭示的某些制造技术实施 例还有利地允许使用简化的标线装置(reticle set)来执行用以制造存储器阵列的掩蔽工
艺。具体地说，用来制造此阵列的标线装置的一个实施例含有平行的线和间隔，因而便 于掩蔽工艺的印制和对准。
本文中揭示的技术可用于形成具有各种各样的不同尺寸的晶体管结构。在某些实施 例中，使用间距倍增技术在阵列区中形成相对较小的装置，且使用常规光刻技术在外围 区中形成相对较大的装置。举例来说，在一个实施例中，在阵列区中形成具有1/2F与 3/4F之间的特征大小的结构，同时在外围区中形成具有F或更大的特征大小的结构， 其中F是使用给定的光刻技术可获得的最小的可分辨特征大小。在美国专利申请案第 10/934,778号(2004年9月2日申请；代理人案号美光.294A;美光案号2003-1446.00/US) 中提供关于间距倍增技术的额外信息，该案的整个揭示内容在此以引用的形式并入本文 中。
图1是其中待形成晶体管阵列的部分形成的半导体装置100的透视图。在一个实施 例中，装置IOO包括存储器阵列，比如DRAM单元的阵列，但在其它实施例中，装置 IOO包括其它类型的存储器单元的阵列，比如静态存储器单元、动态存储器单元、扩展 数据输出("EDO")存储器单元、EDO DRAM、电可擦除可编程只读存储器("EEPROM") 单元、同步动态随机存取存储器("SDRAM")单元、双倍数据速率("DDR") SDRAM 单元、同步链接动态随机存取存储器("SLDRAM")单元、视频动态随机存取存储器 ("VDRAM")单元、RDRAM⑧单元、静态随机存取存储器("SRAM")单元、相变或 可编程导体随机存取存储器("PCRAM")单元、磁性随机存取存储器("MRAM")单 元和快闪存储器单元。
装置100包含半导体衬底110，其包括各种各样的合适的半导体材料中的一者或一 者以上。在修改的实施例中，半导体衬底110包含已制造在上面的半导体结构，比如掺 杂硅平台。虽然所说明的半导体衬底110包括所说明的实施例中的固有掺杂的单晶硅晶 片，但在其它实施例中，半导体衬底110包括其它形式的半导体层，其视情况而包含其 它有源或可操作的半导体装置部分。
视情况而定，在衬底110上生长外延层104。外延层104是通过外延生长工艺而在 衬底110上生长的半导体层(例如，包括硅)，所述外延生长工艺使衬底110的晶体结 构延伸。外延层104的厚度优选在约2 pm到约6 pm之间，且更优选在约3 (am到约5 pm 之间。在其中于本文中描述的后续蚀刻步骤之前在衬底110上生长外延层104的实施例 中，将外延层104视为衬底110的一部分。
在某些实施例中，用与衬底110的导电类型相反的导电类型对外延层104进行重度
掺杂，因而使得外延层104能够充当用于在上面形成晶体管的有源区域，如从本文中揭
示的最终结构将更好地明白这一点。在一个配置中，掺杂的植入区包含轻度掺杂的
区，其位于重度掺杂的/区的下方。
图2说明在衬底IO上沉积额外层之后的图1的装置的^平面中的横截面。如所说 明，半导体装置100进一步包括形成于衬底110和可选外延层104上的氧化物层210。 在示范性实施例中，氧化物层210可相对于包括衬底110和氮化硅的材料选择性蚀刻。 在一个实施例中，氧化物层210包括二氧化硅，且厚度优选在约IOOA与500 A之间， 且更优选在约200 A与约300 A之间。举例来说，在一个实施例中，氧化物层210是 厚度大约为200A的衬垫氧化物层。使用合适的沉积工艺(比如化学气相沉积("CVD") 或物理气相沉积("PVD"))来沉积氧化物层210，或者通过对下伏衬底进行氧化来生 长氧化物层210。
仍参看图2，半导体装置100进一步包括形成于氧化物层210上的层，比如所说明 的氮化物层211。在一个实施例中，氮化物层211包括氮化硅，且厚度优选在约200 A 与2000 A之间，且更优选在约500 A与1000 A之间。使用比如CVD或PVD等合适的 沉积工艺来沉积氮化物层211。
半导体装置100进一步包括形成于氮化物层211上的另外的硬掩模层212。在示范 性实施例中，硬掩模层212包括非晶碳。在其它实施例中，硬掩模层212包括透明碳、 正硅酸乙酯(tetraethylorthosilicate， "TEOS")、多晶硅、Si3N4、 SiOxNy、 SiC或另一合 适的硬掩模材料。使用比如CVD或PVD等合适的沉积工艺来沉积硬掩模层212。为了 清楚起见，在后续说明中省略可选的外延层104。
图3说明待施加于装置100以对下伏硬掩模层212进行图案化的光掩模300的一部 分。光掩模300的阴影部分表示其中将在应用了光刻和蚀刻技术之后移除硬掩模层212 的区域，而无阴影部分表示其中将保留硬掩模层212的区域。光掩模300是经配置以在 阵列区308中界定通过间隙302彼此隔开的有源区域线304的图案的亮场掩模(clear field mask)。优选的是，线304和间隙302的宽度大约为1100 A到大约1300 A。举例 来说，在示范性实施例中，线304和间隙302的宽度大约是1200 A。光掩模300视情 况包含经提供以用于光接近度校正的较宽的线306。间隙302用作浅沟槽隔离的接触区 域。
图4说明在施加图3中说明的光掩模300以图案化硬掩模层212之后图2的装置的
平面中的横截面。将光掩模300施加并转移到硬掩模层212，以使得线304和间隙302
平行于x轴延伸。如图4中说明，在衬底110中光掩模300形成线304 (包含较宽的线
306)的区域上保留硬掩模层212，并从衬底110中光掩模300形成间隙302的区域中
移除硬掩模层212。如图4中说明，线304和间隙302位于装置的阵列区308中，阵列 区308由装置的外围区310围绕。
在示范性实施例中，使用光刻和蚀刻技术来图案化硬掩模层212。举例来说，在一 个实施例中，将光致抗蚀剂材料作为毯覆层沉积在装置IOO上并通过标线暴露于辐射。 在此暴露之后，将光致抗蚀剂材料显影，以在硬掩模层212的表面上形成图3中说明的 光掩模300。接着通过光掩模300蚀刻硬掩模层212，以在间隙302中暴露装置IOO的 氮化物层211。
图5说明在上面毯覆式沉积间隔物材料层214之后图4的装置的^平面中的横截 面。在示范性实施例中，间隔物材料214包括比如氧化硅等氧化物材料，其厚度优选在 约200A与约500 A之间，且更优选在约300 A与约400 A之间。在另一实施例中，间 隔物材料214填充间隙302的水平尺寸的大约1/20到大约1/3。使用比如CVD或PVD 等合适的沉积工艺来沉积间隔物材料214。
图6说明在用方向性间隔物蚀刻从水平表面中优先蚀刻间隔物材料214之后图5 的装置的^平面中的横截面。所得的结构包含位于线304的垂直侧上的间隔物216。间 隔物216的宽度大约等于初始间隔物材料214沉积的厚度，间隔物216有效地使间隙 302的宽度变窄。优选的是，在其中形成了间隔物216之后，间隙302具有在约500 A 与约700 A之间的缩减的宽度。在示范性实施例中，在其中形成了间隔物216之后，间 隙302具有约600 A的縮减的宽度。
图7说明在将多个深沟槽400穿过氮化物层211和氧化物层210蚀刻到衬底110中 之后图6的装置的^平面中的横截面。根据装置阵列区308中的间隔物之间的间隙302 来界定深沟槽400的图案。使用比如离子铣削、反应性离子蚀刻("RIE")或化学蚀刻 等工艺来蚀刻深沟槽400。 RIE是一种具有物理和化学两种组成部分的方向性各向异性 蚀刻。在比如R正等使用化学蚀刻剂的蚀刻工艺中，可使用比如C/2等多种蚀刻剂。在 优选实施例中，基于间隙302将深沟槽400蚀刻到约3000 A与约5000 A之间的深度， 且邻近于较宽的线306将深沟槽400蚀刻到约4000 A与约5000 A之间的深度。因此， 在实例实施例中，用来界定深沟槽的蚀刻技术使得沟槽深度与沟槽宽度成正比。
图8说明在用电介质上旋涂("SOD")材料408填充深沟槽400之后图7的装置的
;^平面中的横截面。使用氧等离子体技术来烧去剩余的硬掩模层212，且使用化学机械
抛光("CMP")技术来移除剩余的间隔物216和多余的SOD材料。CMP技术也向装置
100提供;c;;平面中的大致平坦的表面402。如所说明，大致平坦的表面402在装置阵列
区308和外围区310上延伸。通过氮化物层211的剩余部分将深沟槽400隔开；在优选
实施例中，通过大约1600A到大约2000 A的氮化物材料将深沟槽隔开。在示范性实施 例中，通过大约1800 A的氮化物材料将深沟槽400隔开。在另一示范性实施例中，将 深沟槽400隔开2.25 X尸，其中尸是使用给定光刻技术可获得的最小的可分辨的特征 大小。
图9说明当在深沟槽400上图案化另一硬掩模层312之后图8的装置的y平面中 的横截面。在示范性实施例中，基于类似于图3中说明的掩模来图案化硬掩模层312， 且使用光刻和蚀刻技术来图案化硬掩模层312。图案化的硬掩模层312在平坦表面402 上界定多个线314，其中线314有效地掩蔽深沟槽400。线314通过多个间隙318隔开。 在优选实施例中，线314的宽度在约IIOOA与约1300 A之间，且在示范性实施例中， 线的宽度为大约1200 A。在某些实施例中，线314的宽度大致与图3和图4中说明的 掩蔽工艺中形成的线304的宽度相同。
图IO说明在围绕线314形成多个间隔物环(spacer lo叩)316之后图9的装置的少z 平面中的横截面。在示范性实施例中，通过首先在图9中说明的结构上沉积间隔物材料 的毯覆层来形成间隔物环316。毯覆间隔物材料包括比如氧化硅等氧化物材料，其厚度 优选在约200 A与约500 A之间，且更优选在约300 A与约400A之间。使用比如CVD 或PVD等合适的沉积工艺来沉积间隔物材料的毯覆层。接着执行方向性间隔物蚀刻， 以从水平表面中移除毯覆间隔物材料。在图10中说明所得的结构。这会产生位于线314 的垂直侧上的多个间隔物环316。间隔物环316的宽度大约等于原始毯覆间隔物材料沉 积的厚度，间隔物环316有效地使间隙318的宽度变窄。优选的是，在形成间隔物环 316之后，间隙318具有约500 A与约700 A之间的缩减的宽度。在示范性实施例中， 在形成了间隔物环316之后，间隙318具有约600 A的缩减的宽度。
图11说明在将多个浅沟槽404穿过氮化物层211和氧化物层210蚀刻到衬底110 中之后图10的装置的w平面中的横截面。浅沟槽404平行于深沟槽400而形成。在一 个实施例中，浅沟槽404的宽度大致与深沟槽400相同，但改为将浅沟槽404蚀刻到优 选在约500 A与2000 A之间且更优选在约1000 A与1500 A之间的縮减的深度。
图12说明在用SOD材料410填充了浅沟槽404之后图11的装置的;^平面中的横
截面。视情况用与用来填充深沟槽400相同的SOD材料408来填充浅沟槽。使用CMP
技术来移除剩余的硬掩模层312、间隔物环316和多余的SOD材料。在优选实施例中，
使用CMP技术将氮化物层211的厚度减小到约300 A与约500 A之间。在示范性实施
例中，使用CMP技术将氮化物层211的厚度缩小到约400 A。 CMP技术还向装置100
提供^平面中的大致平坦的表面406。如所说明，大致平坦的表面406在装置的阵列
区308和外围区310上延伸。图13说明图12的装置100的xj平面中的俯视图。图12 和图13中说明的装置100包括多个细长浅沟槽404，其通过具有由剩余氮化物层211 界定的环形末端的细长氮化物间隔物彼此隔开。氮化物间隔物通过细长深沟槽400彼此 隔开。
在修改的实施例中，使用在深沟槽400和浅沟槽404中自对准的工艺来获得图12 和图13中说明的结构。如图25中说明的，此自对准是通过首先在阵列区308中蚀刻氮 化物层211来实现的。如图26中说明，接着围绕突出的SOD材料408的结构(其现在 充当心轴)形成氮化物间隔物520。接着使用氮化物间隔物520来随后图案化浅沟槽， 将所述浅沟槽穿过氧化物层210蚀刻到衬底110中。所得的结构与图12和图13中说明 的结构等效，且在不使用图9中说明的硬掩模层312的情况下获得所得的结构。
图14说明在移除了剩余的氮化物层211和氧化物层210之后图12和图13的装置 的^平面中的横截面。在示范性实施例中，使用蚀刻工艺来移除这些层的剩余部分， 但在其它实施例中使用的是其它技术。随后执行CMP技术会导致产生交替的硅区和氧 化物区的大致平坦的表面。硅区界定平行于x轴延伸的多个细长环112。细长环112围 绕浅沟槽404，且通过深沟槽400彼此隔开。
通过垂直于细长环112的长度(即平行于y轴)蚀刻环而将细长环112分隔成各个 晶体管柱状体。在某些实施例中，使用与用来将细长环U2蚀刻成各个晶体管柱状体的 相同的掩蔽序列在装置外围区310中形成有源装置。在所述实施例中，在图14中说明 的装置上毯覆式沉积有源装置层。在图15中展示所得的结构，图15说明在形成了氧化 物层450、多晶硅层452和硅化钨层454之后图14的装置的xz平面中的横截面。图15 中说明的横截面说明形成于硅区U4上的这些层；然而，因为这些层是毯覆式沉积的， 所以这些层也在深沟槽400和浅沟槽402上延伸。同样，毯覆层也在装置的阵列区308 和外围区310两者上延伸。在一个实施例中，毯覆氧化物层450的厚度在约50A与80 A之间。在一个修改的实施例中，使用其它金属材料代替硅化钨，以捆扎外围栅极并改 进横向信号速度。在另一修改的实施例中，在硅化钨层454上形成可选的毯覆氮化硅层 (未图示)。在又一实施例中，多晶硅层452包括导电材料，其中术语"导电材料"包含 硅，即使其在沉积时未被掺杂。
在修改的实施例中，省略了硅化钩层454，而用额外厚度的多晶硅层452来代替。
此配置有利地从结构中移除了金属，因而减少了在后续加工期间在其它结构中引起污染
的可能性。在所述实施例中，在后续的硅化工艺中添加金属。
通过图案化毯覆式沉积的氧化物层450、多晶硅层452和硅化钨层454，在外围区310中形成有源装置。图16说明在图案化毯覆式沉积层之后图15的装置的;cz平面中的 横截面。在示范性实施例中，使用光刻和掩模技术来图案化所述层。在所说明的示范性 实施例中，在外围区310中形成一个或一个以上有源装置460。在所述实施例中，有源 装置包括一包含栅极氧化物462、多晶硅有源区域464和硅化钨捆扎层466的堆叠。在 其它实施例中，捆扎层466包括其它金属材料，比如钨、氮化钛、钽和氮化钽。金属的 混合物也适合用于形成捆扎层466。
仍参看图16，使用与用来在外围区中形成有源装置460的相同的光刻和掩蔽技术 在阵列区308中图案化一系列线470。阵列线470包括与外围有源装置460相同的材料， 但阵列线470在后续的加工步骤中用作牺牲掩模以图案化下伏的细长环112。此外，阵 列区308中的线470的图案具有与外围区310中的有源装置460的图案相比较小的间距。 举例来说，在一个实施例中，线470以间隔F隔开，其中有源装置460以间隔2F隔开， 其中F是使用给定光刻技术可获得的最小的可分辨特征大小。在另一实施例中，有源 装置460具有比线470的间隔大约两倍与约四倍之间的间隔。平行于y轴延伸的阵列线 470垂直于细长环112，细长环112平行于x轴延伸。
图17说明在围绕外围区310中的有源装置460形成氮化硅间隔物468之后图16 的装置的xz平面中的横截面。在优选实施例中，氮化硅间隔物468的厚度在约200 A 与约800 A之间。在示范性实施例中，氮化硅间隔物468具有约600 A的厚度，且是通 过以下方式形成的在装置上毯覆式沉积氮化硅，接着进行从水平表面中移除沉积的材 料的方向性蚀刻。此技术还导致围绕阵列区308中的阵列线470形成氮化硅间隔物468。 此外，因为阵列线470之间的间隔小于两个氮化硅间隔物468的宽度，所以氮化硅间隔 物材料468填充了所述线之间的区，因而在所述线470之间形成填充的间隙472的图案。 在暴露的硅的区中形成比如氧化硅等SOD材料474。在修改的实施例中，使用除氮化 硅之外的材料来形成间隔物和填充的间隙；其它合适的材料包含相对于多晶硅和硅化物 材料而被选择性蚀刻的材料。
图18说明在掩蔽装置外围区310并从装置中蚀刻栅极心轴之后图17的装置的xz
平面中的横截面。在外围区310上形成掩模478，以在后续的加工步骤期间保护外围区
310中的有源装置460。有利的是，掩模478是简单的，因为其仅仅覆盖外围区310并
打开阵列308，且因此并不包含"临界尺寸"特征。在掩蔽外围区310之后，从装置的
暴露部分(比如阵列区308)中蚀刻硅化钨层454和多晶硅层452的剩余部分。在示范
性实施例中，使用相对于氧化物和氮化物对多晶硅有选择性的蚀刻剂，比如四甲基氢氧
化铵("TMAH")。在其它实施例中使用其它蚀刻剂。这导致在填充的间隙472的氮化
物材料之间形成沟槽476。在示范性实施例中，将硅蚀刻到氧化物层450，氧化物层450 充当蚀刻挡止层。
图19说明在收縮填充的间隙472的剩余氮化物部分之后图18的装置的xz平面中 的横截面。在示范性实施例中，这通过从装置的暴露部分中各向同性蚀刻氮化物来实现。 如所说明，各向同性氮化物蚀刻有利地在从剩余氧化物层450中蚀刻掉填充的间隙472 的剩余部分时形成暴露的硅/电介质480的区域。在示范性实施例中，将填充的间隙472 的剩余部分蚀刻成具有对应于图14中说明的下伏的硅细长环112的宽度的宽度。在另 一示范性实施例中，将填充的间隙472的剩余部分蚀刻成具有约1/2F的宽度，其中F 是使用给定的光刻技术可获得的最小可分辨特征大小。
图20说明在将沟槽476的图案蚀刻到图14中说明的下伏结构之后图19的装置的 xz平面中的横截面。在示范性实施例中，将沟槽476延伸到图14中说明的深沟槽400 与浅沟槽404的深度之间的中等深度。中等沟槽476的图案由剩余氮化物填充的间隙 472来界定。这有效地切割硅细长环112、深沟槽400和浅沟槽404，以形成多个U形 的晶体管柱状体。浅沟槽404形成U形晶体管柱状体的中间间隙。在一个实施例中，U 形晶体管柱状体起U形半导体结构的源极/漏极区的作用。
图21说明在移除多余氮化物材料和在中等沟槽476中形成多个侧壁间隔物482之 后图20的装置的;cz平面中的横截面。通过比如热氧化物等薄氧化物层484将侧壁间隔 物482与硅衬底IIO隔开。如本文中说明，在示范性实施例中，将衬底110的对应于细 长环112的区的部分掺杂成包含轻度掺杂n—区486，其位于重度掺杂n+区488下方，但 在其它实施例中可采用p型掺杂。优选的是，将细长环112的下部部分与细长环112的 上部部分相反地掺杂。在一个实施例中，侧壁间隔物482的宽度大于或等于细长环112 的宽度的一半。
图22提供图21的部分形成的半导体装置的一部分的三维说明。如所说明，装置包 含多个晶体管柱状体，其形成U形晶体管500的源极502和漏极504区。源极502和 漏极504区通过浅沟槽404隔开，浅沟槽404平行于x轴延伸。晶体管的沟道长度是穿 过U形沟道区506从源极502延伸到漏极504的长度。装置的沟道特性通过在沿U形 突出部的相对侧上的沟道表面调整掺杂剂浓度和类型而受到影响。相邻的U形晶体管 500在y尺寸上通过深沟槽400彼此隔开，且在x尺寸上通过内衬有栅极电极侧壁间隔 物482隔开，栅极电极侧壁间隔物482位于中等沟槽中。
图27示意性说明位于存储器装置的阵列区308中的存储器单元520的尺寸。存储
器单元520位于位线阵列522中的选定位线522'和字线阵列524中的选定字线524'的
交叉点处。存储器装置的外围区310视情况包含连接到位线阵列522和/或字线阵列524 的逻辑电路526，如图27中示意性说明的。存储器单元520占据衬底110中具有xXy 的尺寸的区域，且因此存储器单元的大小大体上表达为xyF2，其中x和y是如本文所 述的使用给定光刻技术可获得的最小可分辨特征大小F的倍数。存储器单元520通常 包括存取装置(比如晶体管)和存储装置(比如电容器)。然而，在其它实施例中可使 用其它配置。举例来说，在交叉点阵列中可省略存取装置，或者如在MRAM、 EEPROM 或PCRAM(例如，掺杂银的硫系玻璃)中一样存取装置可与存储装置集成，其中开关 的状态既充当开关又用以存储存储器状态。
在所说明的实施例中，存储器单元520是采用图23中说明的结构的DRAM单元。 图23中说明的结构包含具有通过浅沟槽404隔开的源极502和漏极504的单个U形晶 体管500。源极502和漏极504通过沟道区506连接，沟道区506与硅衬底110邻接。 此配置有利地避免了常规垂直柱状体晶体管中常见的浮体效应。栅极电极侧壁间隔物 482垂直于浅沟槽404而形成，且环绕U形半导体(硅)突出部的两侧。在示范性实施 例中，在漏极504上形成电容器510或其它存储装置，且在源极502上形成绝缘位线 512。如所说明，电容器510和绝缘位线512的尺寸与U形晶体管500的间距倍增的特 征的尺寸相比较大。在其中源极502和漏极504具备1/2F的特征大小的示范性实施例 中，上覆电容器510和绝缘位线512有利地适应多达3/8F的未对准，其中F是使用给 定光刻技术可获得的最小可分辨特征大小。在图23中说明的实例实施例中，存储器单 元520在衬底上占据优选在约4i^与约8-之间且更优选在约4 与约6.5 W之间的空 间。
U形晶体管500的配置有利地允许形成存储器单元的一部分的晶体管的尺寸在x和 y尺寸上独立地缩放，如图22、 23和27中所说明。举例来说，这允许在衬底上占据区 域6 ^的存储器单元形成有各种各样的不同纵横比，包含2.45FX2.45F的正方形、3F X2F的矩形和2FX3F的矩形。 一般来说，可通过操控分隔晶体管的中等沟槽476和深 沟槽400的尺寸来调整构成存储器装置的晶体管的纵横比。
使用电容器510和绝缘位线512来使装置100与较大的系统的其它电子电路介接， 所述较大系统包含其它依赖于存储器的装置，比如计算机等。举例来说，所述计算机视 情况包含处理器、程序逻辑和/或表示数据和指令的其它衬底配置。处理器视情况包括 控制器电路、处理器电路、处理器、通用单芯片或多芯片微处理器、数字信号处理器、 嵌入式微处理器、微控制器等。因此，装置IOO能够在各种各样的装置、产品和系统中 实施。
现在参看图24，在某些实施例中，通过消除图15中说明的硅化钨层454沉积来解 决晶片污染和刷新的问题。在所述实施例中，用图24中说明为层464的延伸厚度的多 晶硅层来代替硅化鸽层454。在如图21中说明的形成中等沟槽476和侧壁间隔物482 之后，在阵列区308上毯覆式沉积比如SOD材料等绝缘层490。接着执行CMP工艺以 暴露装置外围区310中的栅极堆叠顶部处的多晶硅464。接着通过首先沉积金属层492 来执行自对准硅化工艺。图24中说明所得的结构。随后，进行硅化退火以使金属492 (例如钛)用自对准的方式反应，其中金属492与多晶硅层464接触。随后，可选择性 蚀刻未反应的金属492，如此项技术中已知。
举例来说，在一个实施例中，将约500 A与约1000 A之间的暴露的多晶硅转换成 硅化钛。在其它实施例中形成其它硅化物材料，比如硅化钨、硅化钌、硅化钽、硅化钴 或硅化镍。此配置有利地允许消除图15中说明的金属沉积步骤，因而减少或消除衬底 的金属污染，且还简化对阵列308中的牺牲栅极材料(现在只有一层硅)的移除。图 24的实施例利用了对于外围晶体管不需要绝缘罩盖层(例如氮化硅)的事实，因为所 述晶体管的尺寸并未严格到需要区310中的自对准接触。
在另一实施例(未图示)中，形成三侧U形晶体管。在所述实施例中，在图ll的 阶段，用非氧化硅填充剂材料(比如氮化硅)来填充浅沟槽404。接着，在于中等沟槽 476中形成侧壁间隔物482之前，使用选择性蚀刻从浅沟槽404中移除填充剂材料。当 形成侧壁间隔物482时，也在浅沟槽404中形成半导体材料。因为浅沟槽404比中等沟 槽476窄，所以侧壁间隔物482的沉积填充了浅沟槽404。因此，后续的间隔物蚀刻仅 仅使浅沟槽404内的栅极材料凹陷到源极/漏极区顶部的水平下方。此工艺形成三侧晶 体管结构。有利的是，栅极材料使在两侧上形成侧壁栅极区并使电位均衡的U形突出 部的行桥接。关于此工艺的额外细节在图32 — 35中和美国专利申请案第10/933,062号 (2004年9月1日申请，代理人案号美光.299A;美光案号2004-0398.00/US)的相应书面 描述中提供，该案的整个揭示内容在此以引用的形式并入本文中。
本文中揭示的制造技术有利地实现用单个掩模在外围区中形成有源装置并在阵列 区中图案化中等沟槽。在其中结合两者以同时在外围和阵列中界定特征的实施例中，对 于不同的后续加工步骤使用第二掩模将外围和阵列区分开。有利的是，此第二掩模并不 是关键的，且因此容易在衬底上的现存结构上对准。此外，本文中揭示的制造技术也适 用于其它应用。举例来说，所述技术可用来形成单个晶体管、单个电容器DRAM单元。
在本文中描述的某些实施例中，也将与用来在外围区310中形成有源装置相同的材
料用作用于阵列区308中的后续掩蔽工艺的牺牲材料。所述材料的实例包含多晶硅层
452，且视情况包含硅化钨层454。这有利地消除使用两个不同的关键掩模来分别在装 置外围区310和装置阵列区308中形成特征的需要。
此外，也将用来在装置外围区310中形成栅极电极侧壁间隔物482的材料用作装置 阵列区308中的硬掩模材料。在一个实施例中，如图17中所说明，氮化硅间隔物468 的沉积填充了阵列区308中的线470之间的间隙。
本发明的范围
虽然以上详细描述揭示了本发明的若干实施例，但应了解，此揭示内容只是说明性 的，且并不限制本发明。应了解，所揭示的特定配置和操作可不同于上述配置和操作， 且本文中描述的方法可在除垂直选通的存取晶体管(access transistor)之外的情形中使 用。
权利要求
1. 一种形成设备的方法，所述方法包括在衬底的第一区中形成多个深沟槽和多个浅沟槽，其中所述浅沟槽中的至少一者位于两个深沟槽之间，且其中所述多个浅沟槽和所述多个深沟槽彼此平行；在所述衬底的所述第一区和第二区上沉积导电材料层；蚀刻所述导电材料层以在所述衬底的所述第一区上界定通过多个间隙隔开的多个线，并在所述衬底的所述第二区上界定多个有源装置元件；掩蔽所述衬底的所述第二区；从所述衬底的所述第一区中移除所述多个线，因而形成从中移除了所述多个线的多个暴露的区域；以及在所述多个暴露的区域中蚀刻多个细长沟槽，同时掩蔽所述衬底的所述第二区。
2. 根据权利要求1所述的方法，其中所述导电材料层包括多晶硅层和金属材料层。
3. 根据权利要求1所述的方法，其进一步包括在蚀刻所述多个细长沟槽之后，在所述衬底的所述第一区和所述第二区上沉积 绝缘材料；使所述绝缘材料平坦化以暴露所述第二区中的所述导电材料； 在所述衬底上沉积金属层，以使得所述金属层接触所述第二区中的所述暴露的 导电材料；以及形成所述导电材料的硅化物区。
4. 根据权利要求1所述的方法，其进一步包括沿着所述衬底的所述第一区中的所述多个线并沿着所述衬底的所述第二区中的所述多个有源装置元件沉积间隔物材 料，其中在所述衬底的所述第二区中沉积的所述间隔物材料形成侧壁间隔物结构。
5. 根据权利要求4所述的方法，其中所述间隔物材料包括氮化硅。
6. 根据权利要求4所述的方法，其中所述间隔物材料填充所述衬底的所述第一区中 的所述多个间隙，以使得所述多个线通过填充有所述间隔物材料的多个间隙隔开。
7. 根据权利要求6所述的方法，其中在从所述衬底的所述第一区中移除所述多个线 之后，所述多个暴露的区域通过多个间隔物材料区隔开。
8. 根据权利要求7所述的方法，其中所述多个间隔物材料区界定用于蚀刻所述多个 沟槽的掩模。
9. 根据权利要求1所述的方法，其中在蚀刻所述多个细长沟槽之前形成所述多个深 沟槽和所述多个浅沟槽。
10. 根据权利要求1所述的方法，其进一步包括在于上面沉积所述导电材料层之前， 在所述衬底的所述第一区和所述第二区上形成介电材料层。
11. 一种设备，其包括半导体衬底，其具有阵列部分和逻辑部分；至少一个U形半导体结构，其形成于所述衬底阵列部分中，所述半导体结构包 括位于第一柱状体顶上的第一源极/漏极区、位于第二柱状体顶上的第二源极/漏极区，和连接所述第一和第二源极/漏极区的u形沟道，其中所述U形沟道与所述半导体衬底邻接；以及至少一个晶体管装置，其形成于所述衬底逻辑部分上，所述晶体管装置包含栅 极介电层和栅极材料，其中所述栅极介电层相对于所述第一和第二源极/漏极区抬 高。
12. 根据权利要求11所述的设备，其中所述至少一个晶体管装置是平坦晶体管。
13. 根据权利要求11所述的设备，其中所述第一和第二源极/漏极区进一步包括掺杂半 导体材料区。
14. 根据权利要求11所述的设备，其中第一 U形半导体结构通过深沟槽与第二 U形 半导体结构隔开，其中所述深沟槽比将所述第一柱状体与所述第二柱状体隔开的 浅沟槽深。
15. 根据权利要求14所述的设备，其中所述深沟槽与所述浅沟槽填充有氧化物材料。
16. 根据权利要求11所述的设备，其进一步包括间隔物，所述间隔物邻近于所述至少 一个晶体管装置的垂直侧壁而形成。
17. 根据权利要求16所述的设备，其中所述间隔物包括氮化物材料。
18. 根据权利要求16所述的设备，其中所述间隔物具有大于或等于所述第一柱状体的 宽度的一半的宽度。
19. 根据权利要求11所述的设备，其进一步包括邻近于所述U形半导体结构而形成的 细长间隔物。
20. 根据权利要求19所述的设备，其中所述细长间隔物形成于中等深度沟槽中，所述 中等深度沟槽比将所述第一柱状体与所述第二柱状体隔开的浅沟槽深。
21. 根据权利要求19所述的设备，其中所述细长间隔物通过氧化物层与所述U形半导 体结构隔开。
22. 根据权利要求19所述的设备，其中所述细长间隔物包括导电栅极材料。
23. 根据权利要求19所述的设备，其中所述细长间隔物与使所述第一柱状体与所述第 二柱状体隔开的浅沟槽相交。
24. 根据权利要求11所述的设备，其中所述至少一个晶体管装置不包含上面形成的绝 缘罩盖层。
25. 根据权利要求11所述的设备，其进一步包括位于所述第一与第二柱状体之间的浅 沟槽。
26. 根据权利要求11所述的设备，其中所述栅极介电层包括氧化物材料。
27. 根据权利要求11所述的设备，其中所述栅极材料包括多晶硅材料。
28. 根据权利要求27所述的设备，所述栅极材料进一步包括金属硅化物。
29. 根据权利要求28所述的设备，其中所述金属硅化物包括选自由硅化钨和硅化钛组 成的群组的材料。
30. 根据权利要求11所述的设备，其进一步包括电容器，其形成于所述第一源极/漏极区上；以及 绝缘位线，其形成于所述第二源极/漏极区上。
31. —种方法，其包括在衬底阵列区中图案化多个浅沟槽和多个深沟槽；在所述衬底阵列区中图案化多个中等深度沟槽，其中所述中等深度沟槽与所述 浅和深沟槽相交，其中所述中等深度、浅和深沟槽在所述衬底阵列区中界定多个U 形晶体管结构，且其中通过光刻掩模界定所述多个中等深度沟槽；以及在衬底逻辑区中图案化多个平坦晶体管结构，其中通过所述光刻掩模界定所述 多个平坦晶体管结构。
32. 根据权利要求31所述的方法，其中所述浅沟槽中的至少一者位于两个深沟槽之间；且 所述多个浅沟槽和所述多个深沟槽彼此平行。
33. 根据权利要求31所述的方法，其进一步包括在图案化所述多个中等深度沟槽之后，在所述衬底阵列和逻辑区上沉积绝缘材 料；将所述绝缘材料平坦化以暴露所述逻辑区中的所述平坦晶体管结构； 在所述衬底上沉积金属层，以使得所述金属层接触所述多个暴露的平坦晶体管 结构；以及使所述金属与所述暴露的平坦晶体管结构反应。
34. 根据权利要求33所述的方法，其中所述金属层包括钛，且所述硅化物区包括硅化 钛。
35. 根据权利要求31所述的方法，其进一步包括邻近于所述衬底逻辑区中的所述多个 平坦晶体管结构形成多个侧壁间隔物。
36. 根据权利要求35所述的方法，其中所述多个侧壁间隔物包括氮化硅。
37. 根据权利要求35所述的方法，其中形成所述多个侧壁间隔物进一步包括同时在所 述衬底阵列区中界定用于所述多个中等深度沟槽的硬掩模。
38. 根据权利要求37所述的方法，其中所述多个侧壁间隔物和所述掩模包括相同材料。
39. 根据权利要求31所述的方法，其中所述多个平坦晶体管结构包括栅极堆叠，所述 栅极堆叠包含栅极电介质上的硅。
40. 根据权利要求39所述的方法，其中所述栅极堆叠包含所述硅上的硅化物材料的捆 扎区。
41. 根据权利要求40所述的方法，其中硅化物材料的所述捆扎区包括选自由硅化钨和 硅化钛组成的群组的材料。
42. 根据权利要求31所述的方法，其中所述中等深度沟槽大致垂直于所述浅和深沟槽。
43. 根据权利要求31所述的方法，其进一步包括用电介质上旋涂材料来填充所述多个 浅沟槽和所述多个深沟槽。
44. 根据权利要求31所述的方法，其进一步包括用绝缘材料来填充所述多个浅沟槽和 所述多个深沟槽。
45. 根据权利要求31所述的方法，其进一步包括在所述中等深度沟槽中形成多个细长 导电侧壁间隔物。
46. 根据权利要求45所述的方法，其中所述多个细长导电侧壁间隔物包括半导体材料。
47. 根据权利要求31所述的方法，其中所述多个U形晶体管结构包含源极区、漏极区 和连接所述源极和漏极区的沟道，其中所述沟道与所述衬底邻接。
48. 根据权利要求47所述的方法，其中分别在所述多个U形晶体管的第一和第二柱状 体部分顶上形成所述源极和所述漏极区。
49. 根据权利要求47所述的方法，其中所述源极和所述漏极区包括掺杂的半导体材料。
全文摘要
一种形成具有带源极/漏极区(502、504)和沟道(506)的U形晶体管(500)的存储器的方法，其包括在第一衬底区(308)中形成多个平行的深沟槽(400)和浅沟槽(404)，其中至少一个浅沟槽位于两个深沟槽之间。将导电材料层(454)沉积在所述第一区(308)和第二衬底区(310)上并对其进行蚀刻，以在所述第一区(308)上界定通过间隙隔开的多个线(470)，并在所述第二区(310)上界定多个有源装置元件(460)。从所述第一区中移除所述多个线以形成多个暴露的区域(476)，多个细长沟槽被蚀刻到所述多个暴露的区域(476)中，同时掩蔽所述第二区(310)。
文档编号H01L29/10GK101395714SQ200780007139
公开日2009年3月25日 申请日期2007年3月1日 优先权日2006年3月2日
发明者沃纳·云林 申请人:美光科技公司