专利名称：在多层电荷俘获区域含有氘化层的非易失性电荷俘获存储器的制作方法
技术领域：
本发明属于半导体器件领域。
背景技术：
在过去的几十年来，集成电路特征尺寸的縮小已成为日益增长的半导 体产业的推动力。越来越小的特征尺寸增加了半导体芯片上有限的有效面 积的功能单元。例如，縮小晶体管的尺寸可以在一个芯片上集成更多的存 储器件，从而增加所制造的产品容量。然而，使容量越来越大的驱动力并 非没有任何问题。必须优化每一个器件的性能变得越来越重要。
非易失性半导体存储器通常使用堆垛浮栅型场效应晶体管。在这种晶 体管中，通过对存储单元的控制栅施加偏压，使存储单元形成在其上的衬 底的体区接地，电子被注入到要被编程的存储单元的浮栅中。 一个氧化物 -氮化物-氧化物(0N0)堆被用作在半导体-氧化物-氮化物-氧化物-半导 体(S0N0S)晶体管的电荷存储层，或用作在分裂栅闪存晶体管上浮栅和 控制栅之间的隔离层。图1阐明了传统非易失性俘获电荷存储器件的截面 图。参考图1，半导体器件100包括一个包含在硅衬底102上的传统0N0 部分106的S0N0S栅堆垛104。半导体器件100在S0N0S删堆垛104两边 还包含源漏区域110以形成沟道区域112。 S0N0S栅堆垛104包括一个形 成在0N0部分106上并与之相连的多晶硅栅层108。多晶硅衬底层108被 0N0部分106与硅衬底102隔离。0N0部分106特别的包括一个隧道氧化 层106A，氮化物或氮氧化物的电荷俘获层106B，以及覆盖在氮化物或氮 氧化物层106B上的顶端氧化层106C 。
传统SONOS晶体管的一个问题是氮化物或氮氧化物层106B的数据保 持性差，这限制了半导体器件100的生命周期，并且氮化物或氮氧化物层 的漏电流限制了它在几个方面的应用。尝试解决这个问题的 一个办法是致 力于富硅SONOS层的应用，它能在器件的生命之初使分离编程电压和擦除 电压之间有大的初始间隔，但是电荷存储能力急速下降。另一种尝试是致 力于富氧层，可以减小电荷存储能力下降率，但也会降低编程电压和擦除 电压的初始间隔。这两种方法的数据保存时间效果已在图中显示。图2 和3为传统非易失性电荷俘获存储器件中阈值电压(V)作为保持时间(Sec)
的函数示意图。
根据图2，硅富层电荷存储能力的急速下降在图中体现为编程阈值电 压(VTP) 202和擦除阈值电压(VTE) 204值的趋同在206处达到指定的最 小值。根据图3， VTP 302和VTE 304间隔的减小通过富氧层获得。 如线306所示，器件总有效的寿命并没有通过这种方法得到一点延长。
下面结合附图和实施例对本发明作进一步详细的说明图l为传统非易失性俘获电荷存储器件的截面图； 图2是传统非易失性俘获电荷存储器件中阈值电压(V)作为保持时间 的函数图3是传统非易失性俘获电荷存储器件中阈值电压(V)作为保持时间 的函数图4为本发明实施例中非易失性俘获电荷存储器件的截面图； 图5为本发明实施例中非易失性俘获电荷存储器件的截面图； 图6 A为本发明实施例中形成非易失性电荷俘获存储器件的 一个步骤 的截面图6B为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6C为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6D为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6E为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6F为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6G为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图6H为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤的截面图61为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图7A为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图7B为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图7C为本发明实施例中形成非易失性电荷俘获存储器件的一个步骤 的截面图。
具体实施例方式
在此详述非易失性电荷俘获存储器件及其制造方法。在接下来的描述 中，将详细的阐述大量的具体细节，以使充分全面的理解本发明。在没有 这些具体细节的情况下，本领域技术人员也能实施本发明。在其他情况下， 熟知的工艺步骤，如曝光步骤或湿法化学清洗步骤，没有详细描述以免对 本文产生不必要的晦解。此外，可以理解的是，图示的不同实例只是说明 和阐述而不是縮小本发明的保护范围。
在此介绍一个非易失性电荷俘获存储器件。该器件衬底上包括一个沟 道区域和一对源漏区域。栅堆垛形成在衬底上的沟道区域上方，并处于源 区和漏区的中间。在一个实例中，栅堆垛包括含有第一氘化层的多层电荷 俘获区。多层电荷俘获区可以进一步包括无氘电荷俘获层。或者，多层电 荷俘获区可以包括一个氘密度低于第一氘化层的部分氘化电荷俘获层。
非易失性电荷俘获存储器件的多层电荷俘获区包含一个氘化层能够提升编程和擦除速度及保持时间。根据本发明的一个实施例，氘化层形成 在多层电荷俘获区的电荷俘获层和隧穿介质层之间。在一个实施例中，氘 化层本质上是没有电荷俘获的，从而减轻擦除和编程周期中的热电子应力 退化。通过将无电荷俘获层并入隧穿介质层和多层电荷俘获区的电荷俘
获层之间，擦除和编程循环中的vt偏移可能减少而保持时间可能增加。
根据本发明的另一个实例，第二氘化层形成在多层电荷俘获区的电荷俘 获层和栅堆垛的顶端介电层之间。
非易失性电荷俘获存储器件可以包含带有一个氘化层的多层电荷俘
获区。图4为本发明实施例中非易失性俘获电荷存储器件的截面图。
根据图4，半导体器件400包括形成在衬底402上的栅堆垛404。半 导体器件400进一步在衬底402的栅堆垛404任意一边包含源区或漏区 410，在衬底402的栅堆垛404下方定义沟道区域412。栅堆垛404包括 隧穿介质层404A,多层电荷俘获区404B，顶端介电层404C和栅层404D。 这样，栅层404D与衬底402电隔离。多层电荷俘获区404B包括一个在 多层电荷俘获区的电荷俘获层408和隧穿介质层404A之间的氘化层。一 对电介质隔片414隔离了栅堆垛404的侧墙。
半导体器件400可以是任何非易失性电荷俘获存储器件。在一个实例 中，半导体器件400是一个闪存器件，其中电荷俘获层是导体层或半导体 层。根据本发明的另一个实例，半导体器件400是一个SONOS型器件， 其中电荷俘获层是一个绝缘层。按照惯例，SONOS的全称为"半导体-氧化物-氮化物-氧化物-半导体"，其中第一个"半导体"是指隧道区域材 料，第一个"氧化物"是指遂穿介质层，"氮化物"是指电荷俘获介质层，第二个"氧化物"是指顶端介质层(也可作阻挡介质层)，第二个"半导
体"是指栅极。然而， 一个SONOS型器件，并不局限于上述材料，如下 所示。
衬底402,在此，沟道区域412,可以由适用于半导体器件制造的任 何材料组成。在一个实例，衬底402是体衬层，由包含但不限于硅，锗， 硅锗或III - V族化合物半导体材料的单晶材料组成。在另一个实例，衬 底402包括一个含顶端外延层的体层。在一个特定实例，体层由包括，但 不局限于，硅，锗，硅锗的III - V族化合物半导体材料和石英的单晶材 料组成，而顶端外延层由包括一个单晶层，包括但不局限于，硅，锗，硅 锗和III - V族化合物半导体材料。在另一个实例，衬底402包括一个在 低体层上的中间绝缘层上的顶端外延层。顶端外延层由包括,但不局限于， 硅(如形成绝缘硅(SOI)半导体衬底)，锗，硅锗和III - V族化合物半导 体材料的单晶层组成。隔离层由下列材料组成，包括但不局限于，二氧化 硅，氮化硅和氮氧化硅。低体层由包括但不局限于，硅，锗，硅锗和III -V族化合物半导体材料和石英的单晶材料组成。衬底402，在此，沟道 412，可以包括掺杂杂质原子。在一个特定实施例中，沟道412是P型掺 杂，在选择的实施例中，沟道区域412是N型掺杂。
衬底402中的源漏区域410可以是与沟道区域412有相反导电性的任 何区域。例如，在本发明的一个实施例中，源漏区域410是N型掺杂区 而沟道区域412是P型掺杂。在一个实例中，衬底402，在此，沟道412， 由硼掺单晶硅组成，硼浓度范围为1 x 1015 - 1 x 1019 atoms/cm3。源漏区 域410是磷或砷掺杂区，N型掺杂浓度范围为5 x 1016 - 5 x 1019atoms/cm3 。在一个特定实施例中，源漏区域410在衬底402的深度为 80-200nm。根据本发明的一个对应的实施例中，源漏区域410是P型掺 杂而沟道区域412是N型掺杂。隧穿介质层404A可以是任何材料和合适的厚度，该厚度允许在加载 栅偏压时电荷载体隧穿到电荷俘获层，同时，在器件没有偏压时压保持适 合的漏电屏障。在一个实施例中，遂穿介质层404A通过热氧化工艺形 成，并且由二氧化硅，氮氧化硅组成，或两者的组合物组成。在另一个实 施例中，隧穿介质层404A通过化学气相沉积或原子层沉淀方法形成，由 一个可以包括但不局限于，氮化硅，氧化铪，氧化锆，铪硅酸盐，氮氧化 铪，氧锆化铪和氧化镧的介质层组成。在所述的实施例中，隧穿介质层 404A厚度范围为l-10nm。在一个特别的例子中，隧穿介质层404A厚度 为2nm。多层电荷俘获区404B可以由任何材料组成，可以为任何厚度，只要 厚度符合存储电荷以及提升栅堆垛404的阈值电压。在一个实施例中，多 层电荷俘获区404B通过化学气相沉积工艺形成，并由可以包括但不局限 于，计量氮化硅，富硅氮化硅，氮氧化硅的电介质材料组成。根据本发明 的一个实施例，多层电荷俘获区404B包括一个在隧穿介质层404A和电 荷俘获层408之间的氘化层406，如图4所示。氘化层406和电荷俘获层 408可以分别由同一种氘衍生物和无氘衍生物材料组成。例如，根据本发 明的一个实施例，氘化层406是氮氧化硅的氘衍生物，而电荷俘获层408 通过氮氧化硅的氢衍生物形成。在一个实施例中，多层电荷俘获区404B 的总厚度为5 - 10nm。在一个特定实例，氘化层506和电荷俘获层508的厚度比约为1:1。多层电荷俘获区404B可能在氘化层406和电荷俘获层408之间有一 个陡峭界面。即，根据本发明的一个实施例，电荷俘获层408是无氘的。 或者，氘原子浓度变化从氘化层406高浓度到电荷俘获层408低浓度。根 据本发明的一个实施例，电荷俘获层408是部分氘化层，氘浓度低于氘 化层406。顶端介质层404C可以是任何厚度的任何材料组成，在没有显著减小 栅堆垛404容量的情况下保持电荷泄漏屏障。在一个实施例中，顶端介 质层404C通过化学气相沉积工艺形成，由二氧化硅，氮氧化硅，氮化硅， 或它们的组合物组成。在另一个实施例中，顶端介质层404C通过原子 层沉积形成，并由可以包括但不限于氧化铪，氧化锆，铪硅酸盐，氮氧化 铪，氧锆化铪和氧化镧的高介电常数介质层组成。在一个特定实施例中， 顶端介质层404C的厚度范围为l-20nm。栅极404D可以由任何在操作SONOS型晶体管时提供偏压的导体或 半导体材料组成。根据本发明的一个实施例，栅极404D通过化学气相沉 积工艺形成，并由掺杂多晶硅组成。在另一个实施例，栅极404D通过物 理气相沉积工艺形成，并由可以包括但不限于金属氮化物，金属碳化物， 金属硅化物，铪，锆，钛，钽，铝，钌，钯，铂，钴和镍的金属材料组成。非易失性电荷俘获存储器件可能包括含一个含有多个氘化层的多层 电荷俘获区。图5为本发明实施例中非易失性俘获电荷存储器件的截面根据图5，半导体器件500包括形成在衬底502上的栅堆垛504。半导体器件500进一步包括在衬底502中栅堆垛504任意一边的的源漏区域 510，在衬底502的栅堆垛504下定义沟道区域512。栅堆垛504包括一 个隧穿介质层504A,多层电荷俘获区504B,顶端介质层504C和栅极 504D。因此，栅层504D与衬底502电隔离。多层电荷俘获区504B包括 一个第一氘化层506和一个第二氘化层516，把多层电荷俘获区504B的 电荷俘获层508夹在中间。 一对介质侧墙514隔离了栅堆垛504侧墙。半导体器件500可以是与图4中所述半导体器件400相关联的任何半 导体器件。衬底502，源漏区域510和沟道区域512可以由任何材料和与 衬底402、源漏区域410和沟道区域412相关联的掺杂杂质原子组成。遂 穿介质层504A，顶端介质层504C，栅极504D可以由与图4中所述的遂 穿介质层404A,顶端介质层404C，栅层404D相关联的任何材料组成。然而，相比半导体器件400，半导体器件包括一个在电荷俘获层508 上有第二氘化层516的多层电荷俘获区504B,如图5所示。第一氘化层 506和电荷俘获层508可以由分别由与图4中氖化层406和电荷俘获层408 相关联的任何材料组成。此外，第二氘化层516也可以由与图4中氘化层 406相关联的任何材料组成。然而，根据本发明的一个实施例，多层电荷 俘获区504B的总厚度范围为5-10nm。如，多层电荷俘获区504B厚度 和图4中的多层电荷俘获区404B的厚度范围相同。因此，氘化层和电 荷俘获层的厚度比可能与半导体器件400不同。例如，在一个实例中，第 一氘化层506:电荷俘获层508:第二氘化层516的厚度比约为1:2:1 。如同图4中的多层电荷俘获区404B ,多层电荷俘获区504B在第一 氖化层506和电荷俘获层504B之间有陡峭界面。同样的，在第二氘化层516和电荷俘获层508之间有第二陡峭界面。S卩，根据本发明的一个实 施例，电荷俘获层508是无氘的。或者，氘原子浓度变化斜率由从第一 和第二気化层506和516高浓度到电荷俘获层508低浓度形成。如此，根 据本发明的一个实施例，电荷俘获层508是部分氘化层，其氘浓度低于 氘化层506和516。非易失性电荷俘获存储器件可以是包括一个氘化层的多层电荷俘获 区，图6A-I为本发明实施例中形成非易失性电荷俘获存储器件的过程的 截面图。根据图6A,已经提供了衬底602。衬底602可以由任何材料组成， 并且有与图4中衬底402或图5中衬底502相关的特性。根据图6B，隧穿介质层620形成在衬底602顶面。遂穿介质层620 可以由任何材料通过任何工艺形成，厚度可以是符合图4的隧穿介质层 404A或图5的隧穿介质层504A的任何厚度。根据图6C，多层电荷俘获区622形成在隧穿介质层620顶面。根据 本发明的一个实施例，多层电荷俘获区622包括在遂穿介质层620和电荷 俘获层626之间的氘化层624 ，如图6C所示。氘化层624和电荷俘获 层626可以由厚度和材料分别符合图4中氘化层406和电荷俘获层408 的任何材料组成。多层电荷俘获区622,在此，氘化层624和电荷俘获层 626可以通过任何适于在隧穿介质层620上充分均匀的覆盖的工艺形成。 根据本发明的一个实施例，复合电荷俘获层622通过化学气相沉淀工艺形 成。在一个实施例中，首先使用氘结构气体形成氘化层624，随后，通过 无氘气体形成电荷俘获层626。在一个特定实施例中，多层电荷俘获区622基本上由氮氧化硅形成，其中氘化层624首先使用混合气体，可以包 括但不局限于氘硅烷(SiD4)，氘二氯硅烷(SiD2C12)， 一氧化二氮(N20)， 重氨(ND3)和氧气(02)。电荷俘获层626随后使用混合气体形成，可以 包括但不局限于，无氘-BTBAS， 硅垸(SiH4)， 二氯硅垸(SiH2C12)， N20,氨气(NH3)和02.在一个特定实施例中，氘化层624和电荷俘获 层626在同一工艺步骤中形成，如他们在同一个反应腔中从氘构成气体到 无氘构成气体之间的精确转换。含氘和不含氘的结点可能体现在氘化层624和电荷俘获层626的分界 面。根据本发明的一个实施例，电荷俘获层626保持无氘。或者，在沉积 电荷俘获层626或随后的高温工艺步骤时,氘化层624的部分氘转移至电 荷俘获层626。 S卩，氘原子浓度变化斜率从氘化层624高浓度到电荷俘获 层626低浓度。如此，根据本文的一个实例，电荷俘获层626是部分氘 化层，氘浓度低于氘化层624。在一个特定实例中，应用氘构成气体以形 成部分氘化电荷俘获层626，氘浓度低于氘化层624。根据图6D，顶端介质层628形成在多层电荷俘获区622顶面。顶端 介质层628可以由任何材料通过任何工艺形成，厚度可以是符合图4顶端 介质层404C或图5顶端介质层504C的任何厚度。根据本发明的一个实 施例，顶端介质层628通过氘构成气体形成。在这样一个实例中，氘化顶 端介质层628随后在退火过程中作为氘元素的来源源以形成多层电荷俘 获区622的无俘获层。在一个可选择的实施例中，氘化顶端介质层628 使用组合气体形成，例如，但不局限于，SiD4， SiD2C12和N20。根据图6E，栅层630形成在顶端介质层628顶面。栅层630以分别通过符合图4所述的栅层404D或图5所述的栅层504D的任何材料和任 何工艺形成。如此，栅堆垛632可能形成在衬底602上方。
根据图6F,栅堆垛632被曝光以在衬底602上方形成图案化的栅堆 垛604。图案化的栅堆垛604包括一个图案化的隧穿介质层604A，图案 化的多层电荷俘获区604B，图案化的顶端介质层604C，图案化的栅层 604D。图案化的多层电荷俘获区604B包括一个图案化的氘化层606和一 个图案化的电荷俘获层608。栅堆垛632可以曝光形成图案化的栅堆垛 604，并通过对衬底602以高选择比给栅堆垛604提供充分垂直侧墙的任 何工艺形成。根据本发明的一个实施例，栅堆垛632可以采用平面蚀刻曝 光来形成图案化栅堆垛604。在一个特定实例，蚀刻工艺是各向异向性的 蚀刻工艺使用的气体包括，但不局限于碳四氟(CF4)，氧气02，氢溴酸 (HBr)和氯气(C12).
根据图6G,可能需要向暴露部分的衬底604注入杂质原子以形成源 漏顶延长区域650。源漏顶延长区域650最终会成为随后形成的源漏区域 的部分。如下图所示。如此，通过在栅堆垛604定义的位置形成源漏顶延 长区域650，定义了沟道区域612，如图6G所示。在一个实例中，如下 所述，用来形成源漏顶延长区域650的导电类型和杂质原子掺杂浓度与随 后用来形成源漏区域的相同。
根据图6H,可能需要在图案化后的栅堆垛604侧壁形成一堆介质侧 墙614.。最终，根据图61，源漏区域610通过向暴露部分的衬底604注 入杂质原子660形成。源漏区域610分别可能含有图4和图5所述的源漏 区域410和510的任何特点。根据本发明的一个实施例，源漏区域610的外貌通过介质隔离614、图案化的栅堆垛604和源漏顶延长区域650来 定义，如图6I所述。
非易失性电荷俘获存储器件可以包括一个含有多于一个氘化层的多 层电荷俘获区。图7A-C为本发明非易失性电荷俘获存储器件在形成过程 中的步骤的截面图。
根据图7A，隧穿介质层720形成在衬底702的顶面。衬底702可以 分别由符合图4衬底402和图5衬底502的任何所述特点的任何材料组成。 隧穿介质层720可以由符合图4中隧穿介质层404A或图5隧穿介质层 504A的任何材料通过任何工艺及厚度形成。
根据图7B，多层电荷俘获区722可以形成在隧穿介质层720顶面。 根据本发明的一个实施例，多层电荷俘获区722包括在隧穿介质层720 和电荷俘获层726之间的第一氘化层724 ，如图7B所示。第一氘化层 724和电荷俘获层726和第二氘化层727可以由厚度分别符合图5中第一 氘化层506 ，电荷俘获层508,和第二氘化层516的任何材料组成。复合 电荷俘获层722，在此，第一和第二氘化层724和727以及电荷俘获层726 可以通过适于在隧穿介质层720上提供充分均匀的覆盖的任何工艺形成。 根据本本发明的一个实施例中，多层电荷俘获区722通过化学气相沉积工 艺形成。在一个实施例中，首先使用氘构成气体形成第一氘化层724，随 后，通过无氘构成气体形成电荷俘获层726，最后，使用氘构成气体形成 第二氘化层727。在一个特定实例，多层电荷俘获区722主要由氮氧化 硅形成，其中第一氘化层724使用组合气体形成，可以包括但不局限于氘 硅烷(SiD4)，氖二氯硅烷(SiD2C12)， 一氧化二氮(N20)，重氨(ND3)和氧气(02)。电荷俘获层626使用的组合气体，可以包括但不局限于，无氘 -BTBAS，硅烷(SiH4)， 二氯硅烷(SiH2C12)， N20，氨气(NH3)和02。最 后，第二氘化层727使用氘构成气体形成，可以包括但不局限于SiD4， SiD2C12，N20，ND3和02。在一个特定实例中，第一氘化层724，电荷 俘获层626和第二氘化层727在同一工艺步骤形成，在同一反应腔形成氘 构成气体到无氖构成气体在回到氘构成气体的精密转变。
陡峭界面和无氘结点可能显示在第一氘化层724，第二氘化层727和 电荷俘获层726的分界面。如此，根据本发明的一个实施例，电荷俘获层 726保持无氖。或者，在沉积电荷俘获层726和第二氘化层727或随后的 高温工艺步骤时，第一氖化层724和第二氖化层727的部分氘转移至电荷 俘获层726。确切的说，氘原子浓度变化斜率由从第一氘化层724和第二 氖化层727的高浓度到电荷俘获层726的低浓度形成。因此，根据本发明 的一个实施例，电荷俘获房726变成一个部分氘化层，氘浓度低于第一 氖化层724和第二氖化层727。在一个特定实例中，应用氘构成气体以形 成部分氘化电荷俘获层726，氘浓度低于氘化层724。
根据图7C，采用类似于图6D-I所述的工艺步骤来形成有含有一个以 上的氖化层的非易失性电荷俘获存储器件。如此，图案化栅堆垛704形成 在衬底702上。源漏区域710形成在图案化栅堆垛704的任意一侧，以此 定义沟道区域712。图案化的栅堆垛704包括一个图案化的隧穿介质层 704A， 一个图案化的多层电荷俘获区704B， 一个图案化顶端介质层704C 和图案化的栅层704D。图案化的多层电荷俘获区704B包括将图案化的 电荷俘获层708夹在中间的图案化第一 氘化层706和图案化的第二氘化层716。
如此，在此揭露了非易失性电荷俘获存储器件。该器件包括一个含有 沟道区域和一对源漏区域的衬底。栅堆垛在沟道区域的上方的衬底上，并 位于源漏区域的中间。在本发明的一个实施例中，栅堆垛包括一个含有第 一氘化层的多层电荷俘获区。多层电荷俘获区可以进一步包括无氘电荷俘 获层。在可以选择的实施例中，多层电荷俘获区可能包括一个氘密度低于 第一氘化层的部分氘化电荷俘获层。
权利要求
1.一个非易失性电荷俘获存储器件，其特征在于，包含一个含有沟道区域和源区以及漏区的衬底；以及栅堆垛排列在沟道区域上方的衬底上，并位于源区和漏区中间，其中栅堆垛包括至少含有一个氘化层的多层电荷俘获区。
2. 根据权利要求1所述的非易失性电荷俘获存储器件，其特征在于，多层电荷俘获区进一步包括一个氘密度低于氘化层的第二氘化层。
3. 根据权利要求2所述的非易失性电荷俘获存储器件，其特征在于， 多层电荷俘获区的总厚度近似为5-10nm。
4. 根据权利要求3所述的非易失性电荷俘获存储器件，其特征在于， 氘化层和第二氘化层的厚度比约为1:1。
5. 根据权利要求1所述的非易失性电荷俘获存储器件，其特征在 于，多层电荷俘获区进一步包括一个无氘层。
6. 根据权利要求5所述的非易失性电荷俘获存储器件，其特征在于， 多层电荷俘获区的总厚度近似为5-10nm。
7. 根据权利要求5所述的非易失性电荷俘获存储器件，其特征在 于，氘化层和无氘层的厚度比约为l:l。
8. —个非易失性电荷俘获存储器件，其特征在于，包含 一个含有一个沟道区域、 一个源区以及一个漏区的衬底；以及 栅堆垛排列在沟道区域上方的衬底上，并位于源区和漏区中间，其中栅堆垛包括遂穿介质层排列在沟道区域上方；多层电荷俘获区排列在隧穿介质层上方，其中多层电荷俘获区包括在 隧穿介质层上方的第一氘化层，排列在第一氘化层上方的电荷俘获层，排列在电荷俘获层上方的第二氘化层；顶端介质层排列在多层电荷俘获区的第二氘化层上方；以及 栅层排列在顶端介质层上方。
9. 根据权利要求8所述的非易失性电荷俘获存储器件，其特征在 于，多层电荷俘获区的电荷俘获层的氘密度低于第一和第二氘化层。
10. 根据权利要求9所述的非易失性电荷俘获存储器件，其特征在 于，多层电荷俘获区的总厚度范围约为5-10nm。
11. 根据权利要求10所述的非易失性电荷俘获存储器件，其特征在 于，第一氖化层的厚度、电荷俘获层的厚度和第二氘化层的厚度比约为 1:2:1。
12. 根据权利要求8所述的非易失性电荷俘获存储器件，其特征在 于，多层电荷俘获区的电荷俘获层是无氘层。
13. 根据权利要求12所述的非易失性电荷俘获存储器件，其特征在 于，多层电荷俘获区的总厚度范围约为5-10nm。
14. 根据权利要求13所述的的非易失性电荷俘获存储器件,其特征 在于，第一氘化层厚度，电荷俘获层的厚度和第二氘化层的厚度比约为 1:2:1。
15. —种制造非易失性电荷俘获存储器件的方法，其特征在于，包括: 形成一个衬底；形成衬底上的栅堆垛，其中形成栅堆垛包括形成衬底上的隧穿介质层；形成遂穿介质层上的多层电荷俘获区,其中多层电荷俘获区包含一个 氘化层；形成多层电荷俘获区上的顶端介质层； 形成顶端介质层上的栅层；以及曝光隧穿介质层，多层电荷俘获区，顶端介质层和栅层；以及 在衬底上的栅堆垛另一侧形成源区和漏区以提供衬底中栅堆垛下面 的沟道区域。
16. 根据权利要求15所述的制造非易失性电荷俘获存储器件的方 法，其特征在于，采用沉淀工艺形成多层电荷俘获区的氘化层，所利用的 气体选自SiD4， SiD2C12和ND3的组合气体。
17. 根据权利要求15所述的制造非易失性电荷俘获存储器件的方 法，其特征在于，，多层电荷俘获区通过单个工艺步骤形成。
18. 根据权利要求15所述的制造非易失性电荷俘获存储器件的方 法，其特征在于，，形成多层电荷俘获区进一步包括形成无氘层。
19. 根据权利要求18所述的制造非易失性电荷俘获存储器件的方 法，其特征在于，，氘化层厚度和无氘层厚度比约为l:l。
20. 根据权利要求19所述的制造非易失性电荷俘获存储器件的方法， 其特征在于，，其中形成顶端介质层进一步包括形成氘化顶端介质层，所 采用的气体从以下几个中选择SiD4， SiD2C12和ND3。
全文摘要
本文描述了非易失性电荷俘获存储器件。该器件在衬底上包括一个沟道区域和一对源/漏区域。栅堆垛在衬底的沟道区域的上方，位于源/漏区的中间。栅堆垛包括一个含有第一氘化层的多层电荷俘获区。多层电荷俘获区进一步包括无氘电荷俘获层。
文档编号H01L29/792GK101636845SQ200780035965
公开日2010年1月27日 申请日期2007年9月28日 优先权日2007年5月25日
发明者克里希纳斯瓦米·库马尔, 弗雷德里克·B·詹纳, 赛格·利维 申请人:赛普拉斯半导体公司