非易失性电荷俘获存储器件的氘化薄膜封装结构的制作方法

专利名称：非易失性电荷俘获存储器件的氘化薄膜封装结构的制作方法
技术领域：
本发明的实例涉及电子制造业，尤其涉及非易失性电荷俘获存储器件的制造。
背景技术：
非易失性电荷俘获存储器件的复合界面，例如半导体-氧化物-氮化物-氧化物-半导 体(S0N0S)结构的一氧化硅界面，对形成界面陷阱的悬挂键非常敏感。这些界面陷阱 乐意接受活动载体(电子或漏洞)造成的各种问题，如器件阈值电压(Vt)的交换或击穿 的绝缘层，如S0N0S器件的隧穿氧化层。此外，内建的活动载体可能增加非易失性电荷 俘获半导体存储器件单元的反向遂穿电流，从而更快地消退储存数据的记忆。因此，界 面陷阱的存在可能会降低非易失性存储单元的长期保留。
图1是一个含形成在衬底12上的栅堆栈28的S0N0S半导体存储器件10的中间结 构的部分剖面图。此外，器件10典型的进一步包括一个或多个扩散区域，如源极和漏 极区域26，与栅堆桟平行，被0N0堆栈20下的衬底12的沟道区域所分隔。如进一步 显示，器件10可能进一步包括沿着栅堆栈28侧壁的氧化侧墙24。最终，氮化介质层 (ILD) 36可能沉积在沿着随后的(ILD) 38的器件10。
简单地说，S0N0S栅堆栈28典型的包括多晶硅(poly)栅层22，形成在0N0堆栈20 上并与之接触从而与衬底12分隔或电子隔离。0N0堆栈20通常包括遂穿氧化层14， 作为器件10存储层的电荷俘获氮化层16和电荷俘获氮化层16上的阻挡氧化层18。在 一些情况下，制造的器件里的界面陷阱可能钝化从而使内建的活动载体在一段时间内减 少或消除，由此理论上提高了器件的可靠性。尤其是氧化物-硅化物界面内的悬挂键可 能结合氢原子(H)或氖原子(D)，消除界面陷阱并允许器件长期运行。
在某些传统的钝化的存储器件，如图1所示，在氢分子(HJ或氘分子(D》退火过 程中引进氢原子或氖原子以钝化界面陷阱。然而，这样的传统技术可能带来影响器件功能性和可靠性的问题。特别是，这样的退火工艺典型的需要用"纯"氢或氖，没有或实 质上没有其他元素。通常情况下，纯氢和纯氖包括安全隐患，这使它们很难纳入半导体 制造流程。此外，所需的氘退火温度通常在500摄氏度("C)和70(TC之间。这样高的 温度在传统的退火工艺中持续约4-5个小时可能不必要的增加先进制造工艺的热能预 算，降低了器件10的功能性。此外，氘不能轻易通过氮化物扩散。因此，器件中氘退 火的应用，包括氮化层，如SONOS器件，提高器件可靠性的能力有限。
相应地，仍然保留提供一个氘源极来钝化半导体器件的需要，如SONOS器件，在 某种意义上与先进的半导体制造技术兼容。


本发明列举了以下实施例，但并不局限于此，对于附图的说明见下 图1显示了传统SONOS器件中间结构的剖面图。
图2A根据本发明实施例，显示了含有包括氖栅覆盖层的ONO结构的半导体器件中 间结构的剖面图。
图2B根据本发明实施例，显示了含有包括氘栅覆盖层和氘化栅堆栈侧墙的ONO结 构的半导体器件中间结构的剖面图。
图2C根据本发明实施例，显示了含有包括氖栅覆盖层和氘化栅堆栈侧墙的ONO结 构的半导体器件中间结构的剖面图。
图2D根据本发明实施例，显示了含有包括氘栅层，氘栅覆盖层和氘化栅堆栈侧墙 的ONO结构的半导体器件中间结构的剖面图。
图3A是根据本发明实施例，形成包括氘栅层和気栅覆盖层的SONOS器件的方法的 流程图。
图3B是根据本发明实施例，形成包括氘化栅堆栈侧墙的SONOS器件的方法的流程图。
图3C是根据本发明实施例，形成氘化栅堆栈侧墙的方法的流程图。
图4A是根据本发明实施例，传统的SONOS器件和含氘栅覆盖层和氘化栅堆栈侧墙 的SONOS器件的保留时间的对照图。
图4B是根据本发明实施例，传统的SONOS器件和含氘栅覆盖层和氘化栅堆栈侧墙 的SONOS器件的保留时间的对照图。
图4C根据本发明实施例，提供解决充电直至击穿(QBD)的各种方法，包括含氘栅覆
5盖层S0N0S器件和含氘栅覆盖层和氘化栅堆栈侧墙的S0N0S器件。
图4D根据本发明实施例，提供解决生命终止窗口(EOL)的各种方法，包括含氘栅覆
盖层S0N0S器件和含氘栅覆盖层和氘化栅堆栈侧墙的S0N0S器件。
图4E根据本发明实施例，提供解决阈值电压(VJ衰退率的各种方法，包括含氘栅
覆盖层S0N0S器件和含氘栅覆盖层和氘化栅堆栈侧墙的S0N0S器件。
具体实施例方式
在此所述的钝化非易失性电荷俘获存储器件的实施例均参见附图。然而，没有一个 或更多的这些特定的细节，或者结合了其他的方法、材料和器件的某些特殊实施例可能 会实现。在下面的描述中，将列出许多具体的细节，如具体的材料，尺寸和工艺参数等， 以深入了解本发明。在其他情况下，众所周知的半导体设计和制造技术还没有被描述得 特别详细，以避免不必要的使本发明不清楚。参考本发明说明书的"实施例"，是指在 相关实施例中描述的特定功能，结构，材料，或特征包含在本发明的至少一个实施例中。 因此，在本发明的不同地方出现的短语"在一个实施例中"不一定是指在本发明的同一 个实施例中。此外，特定的功能，结构，材料，或特征可能在其他一个或多个实施例中 以合适的方式相结合。
"在…之上"，"在…之下"，"在…之间""在…上"等词在此均作为一层对于另一 层的一个相对关系。因此，例如， 一层沉积或放置于另一层之上或之下可以是直接接 触另一层，或可以有一个或多个中间层。此外， 一层沉积或放置于多层之间可直接接触 层或可以有一个或多个中间层。反之，第一层"在第二层上"表明与第二层是相连的。 此外， 一层关于其他层的相对位置，在不考虑衬底的绝对定向的情况下，假设相对于开 始衬底对薄膜进行沉积，修改和移除等操作。
本发明的一个实施例包括非易失性电荷俘获存储器件包含钝化氢同位素，例如氘 (D)，到半导体器件栅堆栈里面的层或直接在半导体器件栅堆栈周围的层，而不是在以 后的ILD层内。根据本发明的一个实施例，非易失性电荷俘获存储器件是S0N0S型器件， 其中电荷俘获层是绝缘层，如氮化层。在另一个实施例中，半导体器件是浮栅闪存型器 件，其中电荷俘获层是导体层或半导体层，如多晶硅。对于S0N0S型器件，含氘钝化种 类，如此所述，有一个好处，就是增加保留时间。
通常，钝化氢同位素，例如氘，纳入特定层的沉积过程中，是通过采用由氘取代氢 的前期气体来沉积。典型的前期气体包括氘化氨(ND3)和氘硅烷(SiD4)。这些含有高比例的氖(如大于90 %)的气体是高级别的，可商用。 一旦在半导体器件栅堆栈里面或周 围形成氘层，热循环扩散氖钝化物以钝化界面陷阱，如S0N0S型器件的硅(Si)-氧化硅 (SiO)界面，以及SONOS型器件的氮化硅(SiN)-氧化硅(SiO)界面。氢同位素在半导体器 件循环和老化过程中比低质量的氢更难被移动。虽然同位素氘特别有器件长期钝化的优 势，因此经常在此提及，也有益于其他应用，如那些需要在更短的时间内钝化，同样包 括氚同位素(T)类。
正如本发明所述，与实质上没有氘的衬层形成时相比，"氘"层是一个含有氖浓度 "作沉积"的衬层。参考此处氘化层形成的材料含有氘的"沉积"应理解为有别于含氖 薄膜仅仅由于外部来源的氘扩散到衬层的结果，如随后沉积氘化中间介质(ILD)层或 氘分子退火。含有氘浓度"作沉积"的氘化层与含扩散外部来源的氘的衬层相比形成氖 浓度分布曲线。当氘从外部来源(如从一个氘ILD层)扩散到衬层时，衬层氘浓度得到 分级(如最低的氘浓度最接近栅堆栈界面，最高氘浓度最接近氘源极(如最接近的一个 覆盖氘ILD层)。相比之下，与在此所述的含有沉积氘的氘层在衬层和栅堆栈之间的界 面提供了相对较高的氘浓度，以及与描述的扩散工艺相比有更具结构性的氘浓度分布曲 线。在一个此类实施例中，氘化层在整个厚度层有一个实质上统一的氘浓度分布。在此 类另一个实施例中，氘化层最高的氖浓度分布接近阻挡氧化层而最低的接近覆盖ILD 层。
图2A，图2B，图2C和图2D根据本发明实施例，显示了 S0N0S器件中间结构的剖 面图。在一个实施例中，衬底212是体衬底，包含单晶材料可以包括但不局限于，硅， 锗，硅/锗或ni - V族化合物半导体材料。在另一个实施例中，衬底212由含有顶端 外延层的体衬层组成。在一个特定实施例中，体衬层包含的单晶材料可以包括但不局限 于，硅，锗，硅/锗或in - V族化合物半导体材料和石英，顶端外延层包含的单晶层
可以包括但不局限于硅，锗，硅/锗和ni - v族化合物半导体材料。在另一个实施例
中，衬底212由在低端体衬层之上的中间绝缘层上的顶端外延层组成。顶端外延层包含 的单晶层可以包括但不局限于硅(如形成硅绝缘体(SOI )的半导体衬底)，锗，硅/
锗和in-v族化合物半导体材料。绝缘层包含的材料可以包括但不局限于，二氧化硅，
氮化硅和硅氧氮化物。低端体衬层包含的单晶材料可以包括但不局限于，硅，锗，硅/
锗或III - V族化合物半导体材料和石英。衬底212，在此，沟道区域处于源极和漏极 区域226之间，可能包含杂质原子掺杂。在一个特定实施例中，沟道区域是P型掺杂，在可选择的实施例中，沟道区域是N型掺杂。
衬底212的源漏区域226可以是与沟道区域传导性相反的任何区域。例如，根据本 发明的一个实施例，源漏区域226是N型掺杂而衬底212的沟道区域是P型掺杂。在一 个实施例中，衬底212包含硼掺杂单晶硅，硼浓度范围为1 x 1015 - 1 x 1019 atoms/cm3。 源漏区域110由磷或砷掺杂区域组成，N型掺杂浓度范围为5 x 1016 - lxl(Tatoms/cm3。 在一个特定实施例中，源漏区域226在衬底212的深度范围为80-200nm。根据本发明 的一个选择性实施例，源漏区域226是P型掺杂而衬底212的沟道区域是N型掺杂。
图2A-2D的S0N0S器件进一步包括衬底212上的0N0堆栈220，该0N0堆栈220包 括一个遂穿层214，俘获层216和阻挡层218。遂穿层214可以由厚度合适的任何材料 组成，该厚度能在高栅偏压条件下使电荷载体遂穿电荷俘获层，而在低栅偏压条件下作 为防泄漏的适当的屏障。在某些实施例中，遂穿层214是常用的介质层，如二氧化硅 (Si02),氮氧化硅(Si0xNy(Hz))或随后氮化的二氧化硅，或由二氧化硅和氮化硅或氮 氧化硅组成的堆栈介质，其物理厚度约L5nm-3.0nm。在另一个实施例中，遂穿层214 由具有介电常数大于氮化硅的介质层组成，其中可以包括，但不限于，氧化铪，氧化锆， 铪硅酸盐，铪氧氮化物，铪氧化锆和氧化镧。
图2A-2D的S0N0S器件的俘获层216可进一步包括厚度适合储存电荷和调节器件阈 值电压的任何常用的电荷俘获材料。在某些实施例中，俘获层216是氮化硅(Si3N4)， 富含硅的氮化硅或氮氧化硅。在一个特定的实施例中，俘获层216厚度按化学计量不 一致。例如，俘获层216可能进一步包括至少二个有不同的组成硅，氧和氮的氮氧化层。 在一个特定实施例中，俘获层216内的底部氮氧化层包括具有有高硅浓度，高氧浓度和 低氮浓度的第一混合物，以提供富含氧的氮氧化物。这个第一氧氮化物的物理厚度可以 在2. 5 nm-4. 0nm之间相当于1. 5 nm-5. 0 nm之间的E0T。俘获层216可能进一步包括 具有高硅浓度，高氮浓度和低氧浓度的顶端氮氧化物，以提供富含硅氧氮化物。这个第 二氧氮化物的物理厚度可以为4. 0-6. 0nm，而俘获层216的物理厚度为9-llnm。
完成0N0堆栈220，图2A-2D所示的S0N0S器件的阻挡层218可以由厚度合适的 任何常用材料组成，该厚度使在器件没有严重降低栅堆栈容量的情况下作为电荷防泄 漏屏障。在一个实施例中，阻挡层218由具有高介电常数的介质层组成，其可以包括 但不局限于，氧化铪，氧化锆，铪硅酸盐，铪氧氮化物，铪氧化锆和氧化镧。在另一个实施例中，阻挡层218是二氧化硅或硅氧氮化物或二氧化硅和氮化硅堆栈，其物理 厚度在大约3. 0nm和5. 0nm之间。
图2A-2D进一步显示，栅堆栈包括在0N0堆栈220之上的栅层222。该栅层可以是 任何导体或半导体材料。在一个此类实施例中，栅层222是多晶硅(poly)。在另一个 实施例中，栅层222包含一种金属，例如，但不局限于，铪、锆、钛、钽、铝、钌、钯、 铂、钴、镍、以及它们的硅化物，氮化物和碳化物。在一个特定的实施例中，栅层222 是多晶硅，其物理厚度在70nm-250nm之间。I
在一个实施例中，如图2D所示，栅层222被氘化，其氘浓度比0N0堆栈220上的 任何衬层都高。在一个此类实施例中，栅层222是氖化多晶硅。在进一步的实施例中， 栅层222的物理厚度上分布的氘浓度呈阶梯形，其中靠近阻挡层218界面的相关氖浓 度高于靠近栅覆盖层223的界面的氘浓度。
在一个实施例中，非易失性电荷俘获存储器件的栅覆盖层包括作沉积的氘浓度。 如图2A-2D所示，栅覆盖层223与栅层222紧密相邻，且栅覆盖层223与栅层222和 0N0堆栈220具有接近相同的临界尺寸。在某些实施例中，栅覆盖层223形成栅堆栈的 顶层并在制造栅层222和0N0堆栈220的过程中提供硬膜。在一些实施例中，栅覆盖层 223为形成S0N0S器件的自对孔接触(SAC)提供便利。栅覆盖层223是氘化材料，为 钝化栅覆盖层223下的栅堆栈界面提供了氘源极。在阻挡层218和俘获层216之间的 界面陷阱，在俘获层216和遂穿层214之间的界面陷阱，在遂穿层214和半导体衬底 212之间的界面陷阱都被钝化。
在某些特定实施例中，栅覆盖层223是氘化氮化硅或氘化氮氧化硅。在某些特定 实施例中，栅覆盖层223是应用在S0N0S器件210的氘化氮化硅，其物理厚度为 150nm-200nm。在进一步的实施例中，栅覆盖层223物理厚度上的氘浓度实质上是一致 的，而在可选择的实施例中，栅覆盖层223物理厚度上的氘浓度在栅层222界面上要 高于在ILD238界面上。在此类另一个实施例中，栅覆盖层223比氘化栅层含有更高的 氘浓度。在另一个实施例中，栅覆盖层223比覆盖ILD层238含有更高的氘浓度。在 进一步的实施例中，栅覆盖层223比电荷俘获层216含有更高的氘浓度。在此类另一 个实施例中，栅覆盖层223比ILD238和电荷俘获层216含有更高的氘浓度。
在其他实施例中，如图2B， 2C和2D所示的那些，非易失性电荷俘获存储器件的栅 堆栈侧墙含有作沉积的氘浓度。氘化的栅堆栈侧墙亦可用作一个扩散氘来源以钝化整个
9栅堆栈界面的界面陷阱。此外，在此类实施例中，栅堆栈侧墙的界面陷阱和栅堆栈侧墙 也可能被来自氘化的栅堆栈侧墙扩散的氖类所钝化。这可能非常有利地限制了栅堆栈表 面泄漏。
在一个实施例中，一个具有至少一第一和第二介质层的多衬层氘化侧墙在至少一个 介质层中含有作沉积的氘浓度。在图2B所示的特定实施例中，S0N0S器件203包括一 个多衬层栅堆栈侧墙，该侧墙具有与栅堆栈侧墙相接触的侧墙衬垫225，且在侧墙衬垫 225上是氘化的侧墙层224。侧墙衬垫225可能是任何常用的介质材料，例如但不局限 于，二氧化硅、氮氧化硅和氮化硅。在一个实施例中，侧墙层224是氘化氮化硅或氖化 氧氮化物。在一个此类实施例中，侧墙衬垫225和侧墙层224结合为侧面宽50nm-80nm， 且把栅堆栈从源漏区域226分离。在一个实施例中，侧墙层224整个厚度的氘浓度实质 上是统一的。在一个特定实施例中，侧墙层224的氘浓度比ILD238和电荷俘获层216 都高。在其他实施例中，侧墙层224整个厚度的氘浓度由于沉积过程中的氘浓度变化而 被预先确定为呈阶梯形。
在图2C所示的相应实施例中，S0N0S器件203包括一个多衬层栅堆栈侧墙，该侧 墙含有一个氘化侧墙衬垫225和未被氘化的第二侧墙层224。在一个此类实施例中，侧 墙衬垫225可以是氘化的氮化硅或氘化的氧氮化物，而侧墙层224是任何常用的无氖介 质，如二氧化硅、氮化硅或氮氧化硅。如图2B和2C所示，在各种不同的双介质层侧墙 中的氮化物或氧氮化物层可能被氘掺杂以为钝化界面陷阱提供氘源。
如图2B和2C所示，在某些包括氘栅覆盖层和氘化侧墙的实施例中，半导体器件的 栅堆栈被封装在具有氘化层的顶层和侧墙上。此具有氘化层的封装结构提供了氘源极， 该氘源极非常接近给栅堆栈里面和栅堆栈表面的界面陷阱。这些邻近的氘源极集中将氖 元素从栅堆栈上层和栅堆栈侧墙扩散到在此封装的表现有限的界面陷阱。这些邻近的氖 源极进一步降低氘金属钝化物扩散到某一特定界面陷阱所需的热能预算。
图2A-2D没有明确描述的其他实施例包括结合氘到这三个区域的任何组合，如具 有无氘栅覆盖层的氘栅层和氘栅堆栈侧墙。同样的，在其他实施例中，S0N0S型器件可 应用氘栅层和无氘侧墙。在这样的实施例中，应用了氘栅层、栅覆盖层，如果存在，可 能是无氘的。在进一步的实施例中，氘栅堆栈侧墙被用来结合无氘栅层，如果存在，可 能是无氘栅覆盖层。在此，图2A-2D的实施例描述了四个典型实例，如此可见其他实施 例应用许多其他组合也是可行的。如图2A-2D进一步描述，S0N0S器件201-204，分别被ILD238覆盖作为隔离，以便 于随后通过传统的接触孔/通道/沟道形成和填充对源漏极区域226迸行的金属化。在一 个实施例中，有利地应用无氘ILD层238是因为S0N0S器件装入了一个或多个氘层，如 氘栅层，氘栅覆盖层和氘化侧墙或氘化侧墙衬垫。无氘ILD层238可能包括与氮化硅相 比较低介电常数的介质层以降低互连线电容和兼容CMOS后端材料。在一个特定实施例 中，ILD 238层是二氧化硅，其不掺杂或掺杂磷、硼都可以。在另一个实施例中，ILD 层238采用传统的低k电介质材料，其介电常数低于二氧化硅，例如，但不局限于，碳 掺杂氧化物(CDO)，氟掺杂氧化物和多孔氧化物。
图3A是根据本发明实施例，形成包括氖栅层或氘栅覆盖层的S0N0S器件的方法的 流程图。图示的实施例从衬底上的栅堆栈介质开始，如图2A-2D中通过常用技术形成的 衬底212上的0N0堆栈220。栅层沉积在栅堆栈介质层上。在一个实施例中，在操作步 骤305中，氘栅层形成在0N0堆栈220上。氘栅层可以通过任何常用氘化前体形成， 取决于特定的栅层材料，可以是在此文别处所描述的那些材料。在一个实施例中，氘 化多晶硅栅层采用SiD4前期气体通过化学气相沉积工艺(CVD)沉积，温度范围为53(TC-65(TC，优选53(TC-55(TC，沉积形成的厚度在本文别处所述的范围之中。在其他实施 例中应用SiD2Cl2。在一个可选择的实施例中，其他常见的栅层材料，如栅金属，通 过常用沉积技术沉积，如具有栅化目标或在氘化环境中的物理气相沉积(PVD)和应用 栅源极气体的等离子增强CVD (PECVD)。
在一个可选择的实施例中，如图3A进一步显示，无氘栅层，如图2A-2C所示，可 能形成在操作步骤306。例如，在一个特定实施例中，沉积无氘多晶硅栅层采用传统 沉积工艺应用氢化源极或前期气体，如硅烷，二氯硅垸等。
在操作步骤305 (或可选择操作步骤306)之后，进行操作步骤310，其沉积如图2A-2D 所示的氘栅覆盖层。在一个实施例中，沉积氘栅覆盖层通过沉积工艺应用氘源气体，例 如ND3或D2。在进一步的实施例中，CVD工艺，例如低压工艺(LPCVD)，应用一个含 ND3的气体环境可以随着氢化硅源气体被使用，如硅垸(SiH4)， 二氯硅垸(SiH2Cl2)，或 双叔丁基氨基硅烷(BTBAS)，例如，形成氘氮化硅栅覆盖层。在进一步的实施例中，氘 化硅源极气体，例如，但不局限于，Si仄和SiD2Cl2，也可能与或不与氖化的氮源极气 体如腦3—起被应用。氘氮化硅栅覆盖层的CVD沉积的衬底温度约在55(TC-75(TC之间， 沉积腔体压力约在IOO毫托(mT) -200 11^之间以形成具有在此文别处所述范围之内厚度的薄膜。典型的，沉积温度较高使得无BTBAS的实施例有可预测的沉积率。通常，栅 覆盖层的氘浓度要看薄膜质量，取决于低质量薄膜的高氘浓度是否可行。在一个典型 的氮化硅沉积工艺中，采用在较低衬底温度下沉积薄膜需要较高的氘浓度。在一个特定 实施例中，在沉积栅覆盖层以调试氘浓度的过程中以不同比例混合氘源气体和无氘源气 体。 一个这样的实施例提供高初始気源气体部分压强，该压强随着沉积进程逐步减小。 在一个进一步的实施例中，在沉积时间消逝和氘浓度降低的情况下通过修正沉积参数来 提高氮化物质量。这样的实施例有利的为氘栅覆盖层底部的氘提供了向外扩散的屏障。 沉积时间易通过本领域的常规技术而确定，因为有氖源气体的沉积率仅略低于那些无氖 源气体的沉积率。
在一个可选择的实施例中，形成无氘栅覆盖层通过常用技术应用氢化气体，例如， 但不局限于，BTBAS， SiH4， SiH2Cl2， N20，腿3和02。无氖栅覆盖层可以形成在无氖或氖 化栅层上，该无氘或氘化栅层分别形成在操作步骤306或305中。在另一个这样的实施 例中，没有任何栅覆盖层形成因此操作步骤310可选择完全跳过，如图3A虚线所示。
图3A描述的方法用在操作步骤315中图案化栅堆栈的过程中。传统的图案化技术 可应用在操作步骤315中，如在常用的等离子体或湿法蚀刻介质堆栈、栅层和栅覆盖层 以形成栅堆栈之后光刻掩模的定义。随着栅堆栈的形成后，图3A描述的特定实施例继 续进行操作步骤320中的热循环。在一个实施例中，操作步骤320的热循环在接近900 。C的温度下进行了 60-90分钟。在一个特定实施例中，通过在操作步骤320中应用多晶 硅再氧化(poly reox)工艺，氘元素从氘栅层或氘栅覆盖层扩散到ONO堆栈界面。在另 一个实施例中，操作步骤320的热循环与多晶硅再氧化操作截然不同。例如，如果扩散 所需超过了特定多晶硅再氧化操作所能提供的，就应用随后的热能工艺以扩大多晶硅再 氧化操作提供的热能。在其他不应用多晶硅再氧化的实施例中，如那些应用金属栅电极， 应用操作步骤320的热循环使氘扩散到ONO堆栈220界面。典型的实施例包括30秒到 5分钟的温度约在70(TC-90(TC的快速热能退火和温度约为90(TC的60-90分钟的熔炉 退火。在这样的其他实施例中，操作步骤320的热循环可能被省略以利于栅堆栈进一步 封装之后交替的热循环。
图3B是根据本发明实施例，形成包括氘化堆栈侧墙的SONOS器件的方法的流程图。 所述的实施例从衬底上的栅堆栈开始，如图3A所示的方法提供的实例。然而，值得庆 幸的是，除那些图3A所述的其他操作步骤，如轻掺杂漏极(LDD)形成，可能也应用在图3B所示方法开始前的半成品。在一个实施例中，在操作步骤326中，无氖侧墙层沉积 在栅堆栈之上或侧墙衬垫衬层之上。这样的无氘侧墙层可以应用在某些实施例，其中氖 栅层或氘栅覆盖层通过图3A所述方法形成。无氘侧墙层可以通过本领域的常用技术形 成。
在一个可选择的实施例中，氘侧墙层沉积和形成在操作步骤325中。在图3C中， 操作步骤325被扩展。在一个实施例中，在操作步骤326中沉积氘侧墙层通过应用氖源 气体如NDs。在特定实施例中，CVD工艺，如低压工艺(LPCVD)，应用一个含,3的环境 可以随着氢化硅源气体被使用，如硅烷，二氯硅烷，或BTBAS，以形成氖氮化硅侧墙层。 在进一步的实施例中，氘硅源气体，如SiDjBSiD2Cl2，也可能应用氘化或无氖的氮源 气体如冊3。氘化氮化硅侧墙层的CVD沉积的衬底温度约为55(TC-75(TC，沉积腔体压 强约为100 mT -200 mT，形成薄膜的厚度范围约为50nm-80nm。典型的，沉积温度较高 使得无BTBAS的实施例有可预测的沉积率。通常，栅覆盖层的氖浓度要看薄膜质量，取 决于低质量薄膜的高氘浓度是否可行。在一个典型的氮化硅沉积工艺中，采用在较低 衬底温度下沉积薄膜需要较高的氘浓度。在一个特定实施例中，在沉积氘侧墙层以调试 氘浓度的过程中以不同比例混合氘源气体和无氘源气体。一个这样的实施例提供高初始 氘源气体部分压强，该压强随着沉积进程逐步减小。在一个进一步的实施例中，在沉积 时间消逝和氘浓度降低的情况下通过修正沉积参数来提高氮化物质量。这样的实施例有 利的为氘侧墙层底部的氘提供了向外扩散的屏障。
在一个可选择的实施例中，在操作步骤327中氘侧墙衬垫形成在栅堆栈之上，如图 2C所示。氘侧墙衬垫根据图3C的操作步骤326所述的方法形成。操作步骤327之后， 在操作步骤329中无氘侧墙层沉积在氘侧墙衬垫上。无氘侧墙层可以是任何常用的侧墙 材料，例如，但不局限于，二氧化硅，氮氧化硅和氮化硅。无氘侧墙层在随后的热循环 过程中有利的作为阻碍氘对外扩散的对外扩散屏障。
在另一个实施例中，在操作步骤328中无氘侧墙衬垫通过常用技术沉积，如CVD。 在一个实施例中，沉积无氘二氧化硅。操作步骤328之后，在操作步骤330中氘侧墙层 沉积在侧墙衬垫上。氘侧墙衬垫可以根据操作步骤326所述的任何方法形成。同样的， 在其他双层侧墙实体，侧墙衬垫和侧墙层都可以被氖化。
图3C所述的所有方法完成之后，继续采用图3B所述的方法。随着氘化或无氖侧墙 层分别在操作步骤325或326中形成，通过常用的自对准各向异性蚀刻技术侧墙层被图
13案化入侧墙中。同样的，在操作步骤335中，采用其他传统的制造操作步骤，例如源极 或漏极形成。在操作步骤340中进行热循环以使从沉积的含氘侧墙层扩散氘元素至栅介 质堆栈界面(如图2A-2D的ONO堆栈220)。在一个特定实施例中，应用源极或漏极的 活化退火使得氘元素从氘侧墙扩散至半导体器件栅堆栈的附加目的达成。在一个这样的 实施例中，活化退火是快速热能退火(RTA)，其在900。C-IOO(TC的氩环境中进行10-60 秒。在一个可选择的实施例中，操作步骤340中的热循环和活化退火是截然不同的。充 分完整地采用图3A， 3B和图3C所述的方法制造氘钝化非易失性电荷俘获存储器件，例 如图2A-2D的S0N0S器件201-204 ，应用传统的后端工艺操作，例如但不局限于，硅 化物形成，ILD沉积，如ILD 238，和镀金属法。
图4A提供了根据在此所述方法对于包括氘化氮栅覆盖层和氘化氮栅堆栈侧墙的 "ND3" SONOS器件的IO(TC数据保持性能。图4A也提供了对于含有无氘栅，无氘栅 覆盖层和无氘栅堆栈侧墙的"对照"S0N0S器件的10(TC数据保持性能。如图所示，"ND3" SONOS器件的生命终止窗口(EOL)接近140mV大于"对照"，因此提供了更好的感应 区间。
图4B提供根据在此所述方法对于包括氘化氮栅覆盖层和氘化氮栅侧墙的"ND3" SONOS器件的l million lms编程和3 ms擦除周期之后的室温数据保持性能。有无氘 栅，无氘栅覆盖层和无氘栅堆栈侧墙的"NH3" S0N0S器件被划分为具有同样的性能数 据。如图所示，"ND3" S0N0S器件与"NH3"对照器件相比有较低的编程衰退率。
图4C为不同处理方法提供了击穿电荷(QBD)性能。较高的QBD显示了在此所述氘 处理引起的栅堆栈薄膜能更好的对抗击穿从而提高质量。如图所示，不含有氘栅覆盖层 或氘侧墙的"对照"处理方法提供一个QBD在0. 009-0. 010库仑。",3侧墙和,3栅覆 盖"处理方法，含有氘化氮化硅栅覆盖层和氘化氮化硅侧墙，其具有充分改善的QBD 在0.010-0.013库仑。"ND"则墙"处理方法，含有氘化氮化硅侧墙但没有氘化氮化硅 栅覆盖层，显示QBD性能类似于对照方法。这说明了应用氘化栅覆盖的优势。
图4D提供与图4C所述的三种相同处理方法的生命终止窗口 (EOL)的对照。如图所 示，氘侧墙的EOL窗口处理相对于对照方法改进了约0.075 V 。这种改进在"ND3侧墙 和冊3栅覆盖"的EOL窗口中改进得更多，比对照方法增加了 EOL窗口约0. 15V。
图4E提供了图4C所描述的三种相同处理方法在lO(TC时的阈值电压(Vt)衰退率的 对照。对于每一种处理方法，无应力效应器件的第一衰退率标为"无耐久性测试"，同样器件的第二衰退率在100,000次编程/擦除周期之后标记为"100K耐久性测试"。 如图所示，同时含有氘氮化硅侧墙和氘氮化硅栅覆盖层的处理方法在应力器件之前和之 后都具有最低衰退率。
需要意识到的是虽然只是展示和描述了 S0N0S存储器件中S0N0S堆栈的一部分，本 发明的方法并不局限于此，钝化技术可用于易受界面陷阱状态影响的任何半导体技术或 任何设备包括，例如，分离栅闪存存储器件，TaN0S堆栈，1T (晶体管)S0N0S单元， 2TS0N0S单元，3TS0N0S单元，局部2-bit单元，多级程序或单元，CMOS晶体管，和
ni-v异质结晶体管或没有超过本文范围的光学器件。
尽管本发明详细描述了结构特征或方法技术，可以理解的是发明中所界定的附加权 利要求并没有局限于所述的具体特征或技术方案。这些具体特征和技术方案应被理解是 作为本发明权利要求的具体实施方式
，而并非限制本发明。
权利要求
1. 一种非易失性电荷俘获存储器件，其特征在于，包括源极和漏极区域之间的栅堆栈，该栅堆栈包括遂穿层，俘获层，阻挡层，栅层；以及氘栅覆盖层；邻近栅堆栈侧壁的栅堆栈侧墙；以及在栅堆栈和栅堆栈侧墙上的中间介质层。
2. 如权利要求1所述的非易失性电荷俘获存储器件，其特征在于，所述氘栅覆盖层 包含氘氮化硅。
3. 如权利要求1所述的非易失性电荷俘获存储器件，其特征在于，所述栅堆栈侧墙 被氘化。
4. 如权利要求3所述的非易失性电荷俘获存储器件，其特征在于，所述氘化栅堆栈 侧墙包括第一介质层和第一介质层上的第二介质层，第一介质层和第二介质层的至少其 中之一包含氘氮化硅。
5. 如权利要求4所述的非易失性电荷俘获存储器件，其特征在于，所述第一介质层 包含氖氮化硅，所述第二介质层无氘。
6. 如权利要求1所述的非易失性电荷俘获存储器件，其特征在于，所述栅层被氘化， 其氖浓度比阻挡层或中间介质层更高。
7. 如权利要求6所述的非易失性电荷俘获存储器件，其特征在于，所述栅层是氖化娃。
8. 如权利要求6所述的非易失性电荷俘获存储器件，其特征在于，所述氘化栅层与氖栅覆盖层相比氘浓度较低。
9. 一种非易失性电荷俘获存储器件，其特征在于，包括源极和漏极区域之间的栅堆栈，该栅堆栈包括:遂穿层，俘获层，阻挡层和栅层； 邻近栅堆栈侧壁的氘化栅堆栈侧墙，其中氘化栅堆栈侧墙包括第一介质层和在第一介质层上的第二介质层，第一介质层和第二介质层的至少其中之一包含氘氮化硅；以及在栅堆栈和栅堆栈侧墙上的中间介质层。
10. 如权利要求9所述的非易失性电荷俘获存储器件，其特征在于，所述栅堆栈进 一步包括氘栅覆盖层，在该氘栅覆盖层中栅堆栈的氘浓度为最高。
11. 如权利要求io所述的非易失性电荷俘获存储器件，其特征在于，所述氘栅覆盖层与阻挡层相比氘浓度较高。
12. 如权利要求9所述的非易失性电荷俘获存储器件，其特征在于，所述氘化栅堆 栈侧墙与中间介质层相比氖浓度较高。
13. 如权利要求9所述的非易失性电荷俘获存储器件，其特征在于，所述第一介质 层和第二介质层的至少其中之一包含氘氮化硅，接近栅堆栈的氘浓度与接近中间介质层 区域的氘浓度实质上相同。
14. 一种非易失性电荷俘获存储器件的制造方法，其特征在于，包含 在衬底上形成薄膜堆栈，该薄膜堆栈包含遂穿层，电荷保留层，阻挡层和栅层； 在栅层上形成氘栅覆盖层；以及 蚀刻氘栅覆盖层和薄膜堆栈至栅堆栈。
15. 如权利要求14所述的方法，其特征在于，所述在栅层上形成氘栅覆盖层进一步 包括用ND3沉积氮化硅。
16. 如权利要求14所述的方法，其特征在于，进一步包括 邻近栅堆栈处沉积気化栅堆栈侧墙层；以及 形成氖化栅堆栈侧墙层至気化栅堆栈侧墙。
17. 如权利要求16所述的方法，其特征在于，所述邻近栅堆栈处沉积氘化栅堆栈 侧墙层进一步包括沉积第一介质薄膜和在第一介质薄膜上的第二介质薄膜，其中第二介质薄膜是由 冊3形成的氮化硅。
18. 如权利要求17所述的方法，其特征在于，所述氮化硅进一步通过氘化硅前期气 体形成。
19. 如权利要求14所述的方法，其特征在于，所述形成栅层进一步包含通过氘化硅前期气体沉积硅薄膜。
20. 如权利要求14所述的方法，其特征在于，进一步包括-通过高温退火从栅覆盖层扩散氘至少至阻挡层，该高温退火操作步骤在栅堆栈形成之后及栅堆栈侧墙层形成之前。
全文摘要
本发明公开了一种具有氘钝化电荷俘获的非易失性电荷俘获存储器件及其制造方法。应用氘栅层、氘栅覆盖层和氘化侧墙的不同组合封装接近栅堆栈的界面和存在陷阱的栅堆栈表面有氘源极的器件。
文档编号H01L29/792GK101523613SQ200780035964
公开日2009年9月2日 申请日期2007年9月28日 优先权日2007年7月20日
发明者克里希纳斯瓦米·库马尔, 威廉·库特尼, 弗雷德里克·B·詹纳 申请人:赛普拉斯半导体公司