专利名称：接触孔中具有钨间隔层的功率mosfet器件及其制造方法
技术领域：
本发明属于半导体晶片制造领域，尤其涉及一种在接触孔中设置钨间隔层的功率 M0SFET (金属氧化物半导体场效应晶体管)器件及其制造方法。
背景技术：
如图1所示，为现有技术中的功率M0SFET器件的结构示意图，该M0SFET器件具有 一作为漏极的底部衬底1’;在该底部衬底1’之上形成有体区域2’。在该体区域2’中开设 有若干贯穿该体区域2’并延伸至衬底1’中一定深度的沟槽，在所述的沟槽中设置沟槽栅 极3’，并且在该沟槽中还设置有沿沟槽侧壁和底部形成的较薄栅极绝缘层31’，其用于将 沟槽栅极3’与衬底1’以及体区域2’绝缘隔离。在所述的体区域2’中且围绕每个沟槽3’ 的顶部部分，形成有源极区域4’。在该体区域2’、源极区域4’及沟槽3’的顶部表面上还 依次淀积有低温氧化层5’和硼磷硅玻璃层6’。对所述的低温氧化层5’及硼磷硅玻璃层6’进行刻蚀，从而在其中贯穿开设有若 干接触孔7’ ；其中一部分接触孔形成在体区域2’及源极区域4’上，而另一部分形成在沟 槽栅极3’上(图中未示出)。在该硼磷硅玻璃6’的顶部表面上及各个接触孔V内淀积有 铝金属层10，。在上述的功率M0SFET器件中，由于硅在铝材料中有一定的固溶度，所以当淀积在 接触孔7’中的铝金属层10’直接和设置在其下方的体区域2’以及源极区域4’接触时， 或者当接触孔V中的铝金属层10’直接和设置在其下方的沟槽栅极3’接触时，体区域2’ 以及源极区域4’中的硅，或者是沟槽栅极3’中的硅将扩散至铝金属层10’中溶解，从而造 成铝穿刺现象。所述的铝穿刺现象会导致整个半导体器件Idss漏电短路，影响产品的合格 率。所以，为了避免发生所提到的铝穿刺现象，在目前的功率M0SFET器件的制造工艺 中，通常使用Ti/TiN(钛/氮化钛)来形成阻挡层以避免硅和铝的直接接触。如图1所示， 即在硼磷硅玻璃6’的顶部表面上及接触孔7’的内表面上首先淀积Ti/TiN阻挡层8’，再 在该Ti/TiN阻挡层8’的基础上，淀积铝金属层10’以填充接触孔7’，从而避免上述提到 的硅和铝直接接触的情况。如图2所示，该方法的具体工艺步骤为首先，在低温氧化层5’ 及硼磷硅玻璃层6’中进行刻蚀以在其中贯穿形成若干接触孔7’，该若干接触孔分别形成 在体区域2’及源极区域4’上，或者形成在沟槽栅极3’上。接着在硼磷硅玻璃层6’的顶 部表面上及接触孔7’的内表面上淀积Ti/TiN阻挡层8，。随后在该Ti/TiN阻挡层8’上淀 积正面铝金属层10’，并对该正面铝金属层10’进行光刻。最后对所述的铝金属层10’以及 Ti/TiN阻挡层8，进行刻蚀。从而通过利用该Ti/TiN阻挡层8，来避免因硅和铝的直接接 触而导致的铝穿刺现象。但是，由此工艺而会导致的另一个问题是，如果在接触孔7’的底部角落有凹坑产 生，则Ti/TiN阻挡层8’会因无法做到很好的台阶覆盖以防止硅和铝的直接接触，在该接触 孔7’的底部角落71’处仍然会发生铝穿刺的现象。
5
由于目前先进的半导体制造技术可以通过减小器件的外形尺寸，来提高半导体 器件的集成度；例如，一些目前所使用的M0SFET中的晶胞节距尺寸(wall-to-wall pitch size)大约为1微米，从而导致接触孔的尺寸较小，以及导致源极区域/体区域的深度较浅。 由此，Ti/TiN阻挡层较差的台阶覆盖性将会导致更多的由于接触孔底部角落存在凹坑而发 生的铝穿刺现象。所以在目前的半导体制造领域内，所述的铝穿刺现象已经成为影响半导 体产品质量的一个极为严重的问题。因此，需要提供一种功率M0SFET器件的结构，以防止在接触孔底部角落发生铝穿 刺现象。
发明内容
本发明的目的在于提供一种新型的功率M0SFET器件及其制造方法，其在接触孔 中设置钨间隔层以完全克服铝穿刺的问题，从而有效防止半导体器件因Idss漏电短路而 失效，保证产品的合格率。为达上述目的，本发明提供一种接触孔中具有钨间隔层的功率M0SFET器件，其包 含设置在底部衬底上的体区域；形成于所述体区域和底部衬底中的沟槽内的沟槽栅极；形成在体区域的顶部部分，且围绕沟槽栅极的源极区域；形成在所述沟槽栅极和源极区域顶部表面上的介电层；若干在介电层中贯穿开设的接触孔，在所述介电层的顶部表面和所述接触孔的侧 壁和底部表面上形成阻挡层；设置在所述接触孔的底部角落处的阻挡层之上的钨间隔层；设置在所述钨间隔层和阻挡层上的、且填充接触孔的铝金属层，其延伸至所述介 电层的顶部表面形成接触金属层。所述铝金属层中含有铜或其它元素。进一步，所述的功率M0SFET器件包含一栅极流道区域，其包含一栅极流道沟槽； 所述的栅极流道沟槽与沟槽栅极同时形成且结构相同，但比沟槽栅极更宽且更深。所述的一接触孔形成在栅极流道区域，该接触孔可以设置在栅极流道沟槽的顶部 表面，也可以设置在栅极流道沟槽的内部，即该接触孔的底部延伸至栅极流道沟槽内。所述的另一部分接触孔形成在与栅极流道区域紧邻的晶胞区域。当体区域的上部 未被源极区域完全覆盖时，即体区域延伸至半导体上表面时，该接触孔可以设置在体区域 的顶部表面；也可以设置在体区域的内部，即该接触孔的底部延伸至该体区域内；也可以 设置在体区域和源极区域的顶部表面。当体区域的上部被源极区域完全覆盖时，可以将该 接触孔穿过源极区域使其底部延伸至体区域内部。所述的钨间隔层呈侧壁状，其覆盖位于接触孔侧壁底部部分的阻挡层，以及覆盖 位于接触孔底部表面两侧部分的阻挡层，以覆盖接触孔的底部角落；而接触孔底部表面中 间部分的阻挡层显露出来与金属层直接接触。所述的钨间隔层呈塞状，其覆盖位于接触孔侧壁下部部分的阻挡层，以及覆盖位 于接触孔整个底部表面的阻挡层，以覆盖接触孔的底部角落和底部表面。
在所述的沟槽中还设置有沿沟槽侧壁和底部形成的薄栅极绝缘层，其位于沟槽栅 极与体区域、源极区域以及底部衬底之间。所述的介电层包含依次淀积在体区域、沟槽栅极和源极区域顶部表面上的低温氧 化层和硼磷硅玻璃层。所述的阻挡层是Ti/TiN阻挡层。本发明还提供一种接触孔中具有钨间隔层的功率M0SFET器件的制造方法，具体 包含以下步骤a.在底部衬底上形成一体区域层；b.在体区域和底部衬底中形成沟槽栅极；c.在沟槽栅极以及体区域上淀积形成介电层；d.在所述的体区域的顶部部分，且围绕沟槽栅极形成源极区域；e.在所述的介电层中通过刻蚀形成贯穿该介电层的若干接触孔，并在该介电层顶 部表面上及接触孔的侧壁和底部表面上淀积生成阻挡层；f.在接触孔中的阻挡层上生成钨间隔层；g.在所述的阻挡层以及钨间隔层上淀积生成铝金属层，并对其进行光刻；h.刻蚀铝金属层及阻挡层，形成源极接触金属层和栅极接触金属层。进一步，在进行步骤b的同时还形成栅极流道区域，其包含一栅极流道沟槽；所述 的栅极流道沟槽与沟槽栅极同时形成且结构相同，但比沟槽栅极更宽且更深。在所述的步骤e中形成的接触孔，其中一接触孔形成在栅极流道区域，该接触孔 可以设置在栅极流道沟槽的顶部表面，也可以设置在栅极流道沟槽的内部，即该接触孔的 底部延伸至栅极流道沟槽内。在所述的步骤e中形成的接触孔，其中另一部分形成在与栅极流道区域紧邻的晶 胞区域。当体区域的上部未被源极区域完全覆盖时，即体区域延伸至半导体上表面时，该接 触孔可以设置在体区域的顶部表面；也可以设置在体区域的内部，即该接触孔的底部延伸 至该体区域内；也可以设置在体区域和源极区域的顶部表面。当体区域的上部被源极区域 完全覆盖时，可以将该接触孔穿过源极区域使其底部延伸至体区域内部。进一步，所述的步骤f具体包含以下步骤fl.在接触孔中的阻挡层上淀积生成钨层，该钨层填满接触孔并高于接触孔孔
n ；f2.对钨层进行回蚀刻至阻挡层表面，即将高于接触孔孔口的钨层蚀刻掉；f3.继续对钨层进行过刻，在接触孔中的底部角落处的阻挡层上形成钨间隔层。所述的步骤fl中，使用化学气相沉积的方法在接触孔中的阻挡层上淀积生成钨层。所述的步骤f3中形成的钨间隔层可呈侧壁状，其覆盖位于接触孔侧壁底部部分 的阻挡层，以及覆盖位于接触孔底部表面两侧部分的阻挡层，以覆盖接触孔的底部角落，而 接触孔底部表面中间部分的阻挡层显露出来与金属层直接接触。所述的步骤f3中形成的钨间隔层可呈V形塞状，其覆盖位于接触孔侧壁下部部分 的阻挡层，以及覆盖位于接触孔整个底部表面的阻挡层，以覆盖接触孔的底部角落和底部 表面。
所述的步骤b具体包含以下步骤bl.在体区域内通过刻蚀开设若干贯穿该体区域并延伸至底部衬底中一定深度的 沟槽；b2.沿沟槽的侧壁和底部形成栅极绝缘层；b3.在沟槽内形成沟槽栅极；所述的栅极绝缘层位于该沟槽栅极和体区域以及底 部衬底之间；所述的步骤c中，包含依次淀积低温氧化物层和硼磷硅玻璃层的步骤。所述的步骤d中，该源极区域与沟槽栅极之间还设有栅极绝缘层。所述的步骤e中形成的阻挡层是Ti/TiN阻挡层。所述的步骤f和步骤g之间进一步包含在钨间隔层上形成第二阻挡层的步骤。所述的步骤g中形成的铝金属层含有铜或其它元素。本发明的优点在于在功率M0SFET器件的接触孔的底部角落位置处添加了钨间 隔层，可以有效地防止由于Ti/TiN阻挡层不具有良好的台阶覆盖性，使硅和铝直接接触， 造成铝穿刺的问题，进一步更有效的避免了 Idss漏电短路，保证了半导体硅片的产品质量。
图1为现有技术中在接触孔中使用Ti/TiN阻挡层来避免铝穿刺的功率M0SFET器 件的示意图；图2为现有技术中在功率M0SFET器件的接触孔中淀积Ti/TiN阻挡层的流程图；图3为本发明所提供的接触孔中具有钨间隔层的的功率M0SFET器件的一种实施 例的剖视图；图4为本发明所提供的接触孔中具有钨间隔层的的功率M0SFET器件的另一种实 施例的剖视图；图5为本发明所提供的在功率M0SFET器件的接触孔中淀积钨间隔层的流程图；图6A-6E为本发明中在接触孔中淀积钨间隔层的各步骤示意图。
具体实施例方式以下结合图3、图4、图5和图6A-6E，通过若干实施例详细说明本发明的具体实施 方式。如图3所示，是本发明所述的接触孔中具有钨侧壁的功率M0SFET器件的一种实施 例的剖视图。该功率M0SFET器件是N沟道半导体器件，其包含一作为漏极的N+高掺杂底部 衬底1，在该N+底部衬底1上生长有一 N-外延层11 ；在该N-外延层11之上形成有P-体 区域2。在该P-体区域2中开设有若干贯穿该P-体区域2并延伸至N-外延层11中一定 深度的沟槽，在所述的沟槽中填充诸如多晶硅的导电材料以形成沟槽栅极3，并且在该沟槽 中还设置有沿沟槽侧壁和底部形成的较薄的栅极绝缘层31，该栅极绝缘层31通常为一氧 化物层，其用于将沟槽栅极3与N-外延层11以及P-体区域2绝缘隔离。在所述的P-体 区域2的顶部部分，围绕每个沟槽形成有N+源极区域4，该N+源极区域4与沟槽栅极3之 间被所述的栅极绝缘层31绝缘隔离。在所1述的P-体区域2、N+源极区域4及沟槽栅极
83的顶部表面上还淀积有由低温氧化层5和硼磷硅玻璃层6构成的介电层，该介电层用于隔 绝栅极3，避免其与P-体区域2以及N+源极区域4接触。该功率M0SFET器件进一步还包 含一栅极流道(gate runner)区域，其包含一栅极流道沟槽30 ；该栅极流道沟槽30与沟槽 栅极3同时形成且结构相同，但也可以比沟槽栅极3更宽因而也更深。在所述的介电层，也就是低温氧化层5和硼磷硅玻璃层6中贯穿开设若干接触孔， 其中一部分接触孔71形成在晶胞(cell)区域。因P-体区域延伸至半导体上表面，其可仅 仅形成在P-体区域2的顶部表面上，并可选择性地设置接触注入区域P+40以减低P-体区 域2与金属层之间的接触电阻；而另一接触孔72则形成在栅极流道(gate runner)区域， 即形成在栅极流道沟槽30的顶部表面上。接触孔71或72也可适当地延伸至P-体区域或 栅极流道沟槽30内(如图4)。在所述的硼磷硅玻璃层6的顶部表面上及各个接触孔71和72的内表面上(也就 是沿各个接触孔的侧壁和底部表面)设置有Ti/TiN阻挡层8 ；在所述的各个接触孔71和 72的底部角落处的Ti/TiN阻挡层8之上，还设置有钨间隔层9 ；在该钨间隔层9与Ti/TiN 阻挡层8上设置有铝金属层10，其填充接触孔71和72大部分的空间，并延伸至所述介电层 的顶部表面以形成源极/体区接触金属层和栅极接触金属层。其中，所述的铝金属层10可 含有铜或其它元素。进一步，当所述的接触孔71和72的形状较宽较浅时，所述的形成在其底部角落处 Ti/TiN阻挡层8之上的钨间隔层9呈侧壁状(如图6C所示)，即该钨侧壁9覆盖位于接触 孔71和72的侧壁底部部分的Ti/TiN阻挡层8，以及覆盖位于接触孔71和72的底部表面 两侧部分的Ti/TiN阻挡层8，最终仅仅覆盖接触孔71和72的两个底部角落，使接触孔底 部表面中间部分的Ti/TiN阻挡层8显露出来。铝金属层10填充接触孔底部侧壁状钨间隔 层之间的区域并直接接触显露的接触孔底部表面中间部分的Ti/TiN阻挡层8。铝金属层 10同时填充接触孔钨间隔层上方的区域并延伸至所述介电层的顶部表面以形成源极/体 区接触金属层和栅极接触金属层。由于铝金属层和Ti/TiN阻挡层之间比较铝金属层和钨间隔层之间有较好的接 触，一般地说钨间隔层所覆盖的阻挡层越小越好。但当所述的接触孔71和72的形状较窄 较深时，接触孔底部的钨间隔层可能不易全部除去，此时形成在其底部角落处Ti/TiN阻挡 层8之上的钨间隔层9呈V形塞状(如图6D所示)，即该钨侧壁9覆盖位于接触孔71和72 的侧壁下部部分的Ti/TiN阻挡层8，以及覆盖位于接触孔71和72的整个底部表面Ti/TiN 阻挡层8，最终覆盖了接触孔71和72的两个底部角落和整个底部表面。铝金属层10填充 接触孔底部V形塞状钨间隔层之间的V形区域；铝金属层10同时填充接触孔钨间隔层上方 的区域并接触覆盖接触孔71和72的侧壁顶部部分的Ti/TiN阻挡层8，并延伸至所述介电 层的顶部表面以形成源极/体区接触金属层和栅极接触金属层。另一可选方案可在塞状钨 间隔层和铝金属层10之间再夹设一第二 Ti/TiN阻挡层以改进铝金属层10和钨间隔层之 间的接触。在此情况下，塞状钨间隔层可不拘于V形，比如方形或U形。如图4所示，是本发明所述的接触孔中具有钨侧壁的功率M0SFET器件的另一种实 施例的剖视图。该实施例中的M0SFET器件结构与图3所示的M0SFET器件结构相类似，唯一 的区别在于图3中的接触孔71和72是形成在硅表面的，即接触孔71的底部表面刚好位 于P-体区域2，或者P-体区域2及N+源极区域4的顶部表面上，而接触孔72的底部表面
9上。在本实施例中，接触孔是形成在硅里面的，又称为沟 槽接触孔。如图4所示，P-体区域被上层源极区域完全覆盖，为达成晶胞区域源极和P-体 区之间的良好电接触，接触孔711可穿过源极区域使其底部延伸至P-体区域2中的一定深 度处，并可选择性地设置接触注入P+区域40 ；而形成在栅极流道沟槽的接触孔721的底部 延伸至流道沟槽30中的一定深度处。在如图4所示的深入至硅内部的沟槽接触孔结构中， 与图3所示的实施例一致，在该接触孔中依次淀积设置Ti/TiN阻挡层8，在接触孔底部角落 处的Ti/TiN阻挡层8上形成钨间隔层9，以及用以形成源极/体区接触区域和栅极接触区 域的铝金属层10。所述的铝金属层10可含有铜或其它元素。其中，当所述的接触孔711和721的形状较宽较浅时，所述的形成在其底部角落处 Ti/TiN阻挡层8之上的钨间隔层9呈侧壁状(如图6C所示)，即该钨侧壁9覆盖位于接触 孔711和721的侧壁底部部分的Ti/TiN阻挡层8，以及覆盖位于接触孔711和721的底部 表面两侧部分的Ti/TiN阻挡层8，最终仅仅覆盖接触孔711和721的两个底部角落使接触 孔底部表面中间部分的Ti/TiN阻挡层8显露出来。金属层10填充接触孔底部侧壁状钨间 隔层之间的区域并直接接触显露的接触孔底部表面中间部分的Ti/TiN阻挡层8 ；金属层10 同时填充接触孔钨间隔层上方的区域并延伸至所述介电层的顶部表面以形成源极/体区 接触金属层和栅极接触金属层。而当所述的接触孔711和721的形状较窄较深时，所述的形成在其底部角落处Ti/ TiN阻挡层8之上的钨间隔层9呈V形塞状(如图6D所示)，即该钨侧壁9覆盖位于接触 孔711和721的侧壁下部部分的Ti/TiN阻挡层8，以及覆盖位于接触孔711和721的整个 底部表面Ti/TiN阻挡层8，最终覆盖了接触孔711和721的两个底部角落和整个底部表面。 金属层10填充接触孔底部V形塞状钨间隔层之间的V形区域；金属层10同时填充接触孔 钨间隔层上方的区域并接触覆盖接触孔711和721的侧壁顶部部分的Ti/TiN阻挡层8，并 延伸至所述介电层的顶部表面以形成源极/体区接触金属层和栅极接触金属层。另一可选 方案可在塞状钨间隔层和铝金属层10之间夹设一第二 Ti/TiN阻挡层以改进铝金属层和钨 间隔层之间的接触。在此情况下，塞状钨间隔层可不拘于V形，比如方形(如图6E所示) 或U形(如图6B所示)。以下详细说明上述实施例中所提供的N沟道功率M0SFET器件的具体制造工艺步 骤。首先，在N+高掺杂的底部衬底1上通过生长一 N-外延层11。接着，在N-外延层11的 顶部部分通过P-离子注入和扩散形成P-体区域2，例如可通过将硼离子以20至lOOKeV的 能量被注入到N-外延层11中，注入剂量约为3X1012至1X1014，以此形成P-体区域2，且所 形成的P-体区域2的深度较浅。随后在该P-体区域2的表面上形成一由二氧化硅构成的 沟槽掩模，并以非等向性(anisotropically)蚀刻在穿过该沟槽掩模以及P_体区域2后将 N-外延层11蚀刻至预设深度，形成若干沟槽。沿沟槽的侧壁和底部，通过标准的牺牲氧化 层生长和蚀刻工序，形成通常由氧化物构成的栅极绝缘层31。随后在沟槽内的剩余空间中 以及二氧化硅沟槽掩模上沉积N+掺杂多晶硅以形成沟槽栅极3。再对二氧化硅沟槽掩模上 的N+掺杂多晶硅进行回蚀刻，并剥离该沟槽掩模。在沟槽栅极3以及P-体区域2上依次 淀积低温氧化物层5和硼磷硅玻璃层6，其作为介电层将沟槽栅极3隔离绝缘。作为一种可 选择的技术方案，所述的P-体区域2也可以在此时生成。随后，在所述的P-体区域2的顶 部部分形成有N+源极区域4(如图4)，或利用源极掩模通过离子注入，围绕沟槽内的栅极绝
10缘层31形成有N+源极区域4 (如图3)。如图5所示，随后进一步在该功率M0SFET器件的接触孔中生成钨间隔层，具体步 骤是在所述的低温氧化层5及硼磷硅玻璃层6中通过刻蚀贯穿生成若干接触孔。其中若 干接触孔是形成在晶胞区域的。当P-体区域延伸至半导体上表面时，其可仅仅形成在P-体 区域2的表面上(如图3中所示的接触孔71)；当P-体区域被上层源极区域完全复盖时， 接触孔可穿过源极区域使其底部延伸至P-体区域2内(如图4中所示的接触孔711)。另 外还有一个接触孔是形成在栅极流道区域的，即其形成在沟槽栅极3的表面上(如图3中 所示的接触孔72)，或者其底部延伸至沟槽栅极3内(如图4中所示的接触孔721)。随后，在所述硼磷硅玻璃6的顶部表面上及接触孔的侧壁和底部表面上淀积生成 Ti/TiN阻挡层8。一可选项接触注入区域P+40可在淀积生成Ti/TiN阻挡层8之前或之后 由接触孔注入生成。接着，如图6A所示，使用化学气相沉积(CVD)的方法，在接触孔中的Ti/ TiN阻挡层8上淀积生成钨层，该钨层将接触孔填充接触孔并高于接触孔孔口一定厚度，该 厚度根据接触孔的实际高度具体设置；本实施例中，大约为6000A。如图6B所示，再对钨层 进行回蚀刻至Ti/TiN阻挡层8的表面，即将高于接触孔孔口的钨层蚀刻掉。如图6C所示， 进一步对钨层过刻一段时间，避免Ti/TiN阻挡层8表面还残留有钨层，并形成呈侧壁状的 钨间隔层9 ；即该钨侧壁覆盖位于接触孔侧壁底部部分的Ti/TiN阻挡层8，以及覆盖位于接 触孔底部表面两侧部分的Ti/TiN阻挡层8，最终仅仅覆盖接触孔的两个底部角落，使接触 孔底部表面中间部分的Ti/TiN阻挡层8显露出来以便与后道工序淀积生成的正面铝金属 层10直接接触。铝金属层10可含有铜或其它元素。特别的，当接触孔宽度较窄时，所述的对钨层进行过刻的步骤将不会把接触孔底 部中心的钨刻蚀掉，如图6D所示，由此形成呈V形塞状的钨间隔层9 ；即其覆盖位于接触孔 侧壁下部部分的Ti/TiN阻挡层8，以及覆盖位于接触孔的整个底部表面的Ti/TiN阻挡层 8，最终覆盖了接触孔的两个底部角落和整个底部表面。另一可选方案可在如图6A所示步 骤完成后，用CMP(化学机械平坦化)方法形成一方形塞状钨间隔层(如图6E所示)或用 蚀刻方法形成一 U形塞状钨间隔层(如图6B所示)，再淀积生成一第二 Ti/TiN阻挡层，此 时如图6C或如图6D所示的对钨层进行过刻的步骤则成为可选项而可免去。这样，塞状钨 间隔层上有一第二 Ti/TiN阻挡层以改进该钨间隔层与铝金属层的接触。最后，在所述的Ti/TiN阻挡层以及钨间隔层9上淀积生成正面铝金属层10，使其 填充接触孔并延伸至所述介电层的顶部表面，然后对该铝金属层10进行光刻；铝金属层10 可含有铜或其它元素。在刻蚀正面铝金属层10及Ti/TiN阻挡层8的步骤完成之后，铝金 属层10在晶胞区域形成源极接触金属层，在栅极流道区域形成栅极接触金属层。其余可按 标准程序完成整个功率M0SFET器件的制造。上述本发明的各个实施例所提供的功率M0SFET器件结构中，虽然对于栅极流道 区域的接触孔来说，其由于开设在沟槽栅极(沟槽多晶硅)上，所以当其底部角落区域处的 铝金属层和沟槽栅极中的多晶硅接触发生铝穿刺现象后，由于在沟槽栅极和P-体区域、N+ 源极区域以及N-外延层之间还设置有栅极绝缘层(栅氧化物层)，所以即使发生了铝穿刺， 也将不会轻易导致Idss漏电短路。所以，绝大部分的因Idss漏电短路而失效的M0SFET器 件都是由开设在晶胞区域(即P-体区域上，或者P-体区域及N+源极区域上)的接触孔底 部所发生的铝穿刺而导致的。但是为了更进一步的提高器件的安全性，保证器件的质量，在本发明中，对分别开设在晶胞区域和栅极流道区域的接触孔，均在其底部角落处的Ti/TiN 阻挡层与铝金属层之间设置了钨间隔层，以有效隔绝硅、铝接触所引发的铝穿刺现象。综上所述，由于本发明在接触孔的底部角落处设置了所述的钨间隔层，当接触孔 的底部角落处形成有凹坑，或Ti/TiN阻挡层不具有良好的台阶覆盖性时，由于还有这层钨 间隔层作为保护层，可有效避免正面的铝金属层通过角落处与接触孔下方的体区域或源极 区域接触，以及避免铝金属层通过角落处与接触孔下方的沟槽栅极接触，从而避免发生因 铝和硅的接触引发的铝穿刺现象所导致的功率M0SFET器件的Idss漏电短路的情况发生。 因此，本发明尤其适用于目前结构和制造工艺较先进的功率M0SFET器件，该器件为了在具 有高集成度(也就是器件本身封装尺寸较小)的基础上扩大半导体区域的使用效率，其具 有较浅的源极区域和体区域，并且其接触孔的深度和宽度的比值较高(即接触孔相对比较 深且比较窄)。由于本发明有效解决了功率M0SFET器件中存在的铝穿刺现象，故产品质量合格 率得到了明显的提高，基本可达到99. 9%。需要说明的是，本发明不仅如所提供的实施例中涉及的适用于并制造N沟道功率 M0SFET器件，其同样可适用于并制造P沟道的功率M0SFET器件，这对本领域内的技术人员 是显而易见的。由于半导体材料的相反极性(例如P型和N型)区别主要在于使用极性不 同的掺杂物，所以只要采用与上述实施例中相反极性的半导体层和掺杂物之后，就可适用 于P沟道功率M0SFET器件。尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的 描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的 多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
权利要求
一种接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，包含设置在底部衬底上的体区域；形成于所述体区域和底部衬底中的沟槽内的沟槽栅极；形成在体区域的顶部部分，且围绕沟槽栅极的源极区域；形成在所述沟槽栅极和源极区域顶部表面上的介电层；若干在介电层中贯穿开设的接触孔，在所述接触孔的侧壁和底部表面上形成阻挡层；设置在所述接触孔的底部角落处的阻挡层之上的钨间隔层；设置在所述钨间隔层和阻挡层上的铝接触金属层，其填充在接触孔中并延伸至所述介电层的顶部表面形成接触金属层。
2.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，该功 率MOSFET器件还包含一栅极流道区域，其包括一与沟槽栅极同时形成且结构相同的栅极 流道沟槽。
3.如权利要求2所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述 的栅极流道沟槽比沟槽栅极更宽且更深。
4.如权利要求2或3所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于， 其中一接触孔形成在栅极流道区域的栅极流道沟槽的顶部表面上。
5.如权利要求2或3所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于， 所述的接触孔设置在栅极流道区域的栅极流道沟槽的内部，即该接触孔的底部延伸至栅极 流道沟槽内。
6.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，其中 一部分接触孔形成在与栅极流道区域紧邻的晶胞区域。
7.如权利要求6所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，当体 区域的上部未被源极区域完全覆盖时，所述的接触孔设置在体区域的顶部表面上，或设置 在体区域和源极区域的顶部表面上。
8.如权利要求6所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，当体 区域的上部未被源极区域完全覆盖时，所述的接触孔设置在体区域的内部，即该接触孔的 底部延伸至该体区域内。
9.如权利要求6所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，当体 区域的上部被源极区域完全覆盖时，所述的接触孔的底部穿过源极区域并延伸至体区域内 部。
10.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述 的钨间隔层呈侧壁状，其覆盖位于接触孔侧壁底部部分的阻挡层，以及覆盖位于接触孔底 部表面两侧部分的阻挡层，以覆盖接触孔的底部角落。
11.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述 的钨间隔层呈塞状，其覆盖位于接触孔侧壁下部部分的阻挡层，以及覆盖位于接触孔整个 底部表面的阻挡层，以覆盖接触孔的底部角落和底部表面。
12.如权利要求11所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所 述的钨间隔层和铝金属层之间还设有第二阻挡层。
13.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述的介电层包含依次淀积在体区域、沟槽栅极和源极区域顶部表面上的低温氧化层和硼磷硅玻璃层。
14.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述 的阻挡层是Ti/TiN阻挡层。
15.如权利要求1所述的接触孔中具有钨间隔层的功率MOSFET器件，其特征在于，所述 铝金属层中含有铜。
16.一种接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，具体包 含以下步骤a.在底部衬底上形成一体区域层；b.在体区域和底部衬底中形成沟槽栅极；c.在沟槽栅极以及体区域上淀积形成介电层；d.在所述的体区域的顶部部分，且围绕沟槽栅极形成源极区域；e.在所述的介电层中通过刻蚀形成贯穿该介电层的若干接触孔，并在该介电层顶部表 面上及接触孔的侧壁和底部表面上淀积生成阻挡层；f.在接触孔中的底部角落处的阻挡层上生成钨间隔层；g.在所述的阻挡层以及钨间隔层上淀积生成铝金属层，并对其进行光刻；h.刻蚀铝金属层及阻挡层形成源极接触金属层和栅极接触金属层。
17.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，在所述的步骤b中还同时形成一和沟槽栅极结构相同、且比沟槽栅极更宽和更深 的栅极流道沟槽。
18.如权利要求17所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的其中一接触孔设置在栅极流道沟槽的顶部表面。
19.如权利要求17所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的其中一接触孔设置在栅极流道沟槽的内部，即该接触孔的底部延伸至栅极 流道沟槽内。
20.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的另一部分接触孔设置在体区域的顶部表面上，或设置在体区域和源极区域 的顶部表面上。
21.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的另一部分接触孔设置在体区域的内部，即该接触孔的底部延伸至该体区域 内。
22.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，当体区域的上部被源极区域完全覆盖时，所述的另一部分接触孔的底部穿过源极 区域并延伸至体区域内部。
23.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤f具体包含fl.在接触孔中的阻挡层上淀积生成钨层，该钨层填充接触孔并高于接触孔孔口 ；f2.对钨层进行回蚀刻至阻挡层表面，即将高于接触孔孔口的钨层蚀刻掉。
24.如权利要求23所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述的步骤f进一步还包含f3.继续对钨层进行过刻，在接触孔中的底部角落处的阻挡层上形成钨间隔层。
25.如权利要求24所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤f3中形成的钨间隔层可呈侧壁状，其覆盖位于接触孔侧壁底部部分的 阻挡层，以及覆盖位于接触孔底部表面两侧部分的阻挡层，以覆盖接触孔的底部角落。
26.如权利要求24所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤f3中形成的钨间隔层可呈V形塞状，其覆盖位于接触孔侧壁下部部分 的阻挡层，以及覆盖位于接触孔整个底部表面的阻挡层，以覆盖接触孔的底部角落和底部 表面。
27.如权利要求23所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤f和步骤g之间还进一步包含在钨间隔层上形成第二阻挡层的步骤。
28.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤b具体包含以下步骤bl.在体区域内通过刻蚀开设若干贯穿该体区域并延伸至底部衬底中一定深度的沟槽；b2.沿沟槽的侧壁和底部形成栅极绝缘层；b3.在沟槽内形成沟槽栅极；所述的栅极绝缘层位于该沟槽栅极和体区域以及底部衬 底之间。
29.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤g中淀积生成的铝金属层含有铜。
30.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤c中，包含依次淀积低温氧化物层和硼磷硅玻璃层的步骤。
31.如权利要求16所述的接触孔中具有钨间隔层的功率MOSFET器件的制造方法，其特 征在于，所述的步骤e中形成的阻挡层是Ti/TiN阻挡层。
全文摘要
本发明提供一种接触孔中具有钨间隔层的功率MOSFET器件及其制造方法。该功率MOSFET器件的特点是，包括被隔离在沟槽内的沟槽栅极和在接触孔中形成的源极/体区域接触；还包括淀积在接触孔底部角落的Ti/TiN阻挡层与铝金属层之间的钨间隔层，以覆盖接触孔的底部角落。本发明由于在接触孔底部角落处添加了钨间隔层，可以有效地防止当接触孔底部角落处存在凹坑，且因Ti/TiN阻挡层不具有良好的台阶覆盖性，使硅和铝直接接触，造成铝穿刺的问题，进一步避免了功率MOSFET器件因Idss漏电短路而失效，保证了器件产品质量。
文档编号H01L21/8234GK101930977SQ20091014638
公开日2010年12月29日 申请日期2009年6月19日 优先权日2009年6月19日
发明者何增谊, 沈思杰, 王健, 隋晓明 申请人:万国半导体股份有限公司