专利名称：应力作用的半导体器件及其制造方法
技术领域：
本发明涉及半导体制造领域，尤其涉及采用了应变记忆技术的半导体器件及其制 造方法。
背景技术：
在半导体器件尤其MOS器件中，提高场效应晶体管的开关频率的一种主要方法是 提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。现有一种提高场效应晶 体管载流子迁移率的技术是应变记忆技术(Stress Memorization Technique，简称SMT)以 及应力刻蚀阻挡层技术(Mressd-CESL，contact etch stop layer)，通过上述两种技术， 在场效应晶体管的沟道区域形成稳定应力，提高沟道中的载流子迁移率。通常拉伸应力可 以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而 压缩应力使得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶 体管。所述应变记忆技术SMT具体包括采用S/D退火工艺，使得应力顶盖层(Activation Capping Layer，简称ACL)底部的多晶硅栅极再结晶，使得应力顶盖层ACL所诱发的应力， 记忆于MOS器件中，而应力刻蚀阻挡层技术具体包括将MOS器件表面的CESL层通过特定工 艺形成具有内置应力的结构，进一步诱导MOS器件内尤其沟道处的应力效果，致使MOS器件 的电性能改善6 10%。而针对PMOS晶体管以及NMOS晶体管对不同应力的要求，还可以 在MOS器件上进行选择性的局部应变，达到提高MOS器件的电性能的目的。见Chien-Hao Chen 等人发表的论文"Stress Memorization Technique (SMT) by Selectively Strained-Nitride Capping for Sub-65nm High-perfornanceStrained-Si Device Application，，(出 自 2004 年"Symposium on VLSI Technology Digest of Technical Papers")，介绍了一种典型的应力作用的CMOS器件的制造工艺，剖面示意图如 图1至图6所示。如图1所示，首先提供半导体基底10，在半导体基底10上形成NMOS晶体管m以 及PMOS晶体管N2，且NMOS晶体管附与PMOS晶体管N2之间通过浅沟槽11相隔离。如图2所示，在所述NMOS晶体管m以及PMOS晶体管N2的表面形成应力顶盖层 101，所述应力顶盖层101的材质可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等 离子增强化学气相沉积(PECVD)形成。通过改变所述化学气相沉积的参数，可以调节应力 顶盖层101对底部晶体管所诱发的应力类型以及应力大小。假设，所述应力顶盖层101提 供拉伸应力，从而对NMOS晶体管m产生有益影响。如图3所示，使用掩膜进行刻蚀，选择性地去除所述PMOS晶体管N2表面的应力顶 盖层101，而保留位于NMOS晶体管m表面的部分应力顶盖层101 ；然后对晶体管的栅极以 及源、漏区域进行热退火。在上述退火过程中，由于仅有NMOS晶体管m表面存在应力顶盖层101，因此退火 后，应力顶盖层101所诱发的拉伸应力，将被保留在NMOS晶体管m中，从而提高了 NMOS晶体管m沟道区的载流子迁移率。如图4所示，去除应力顶盖层101，对NMOS晶体管附以及PMOS晶体管N2进行后 端硅化工艺，形成金属硅化物层201，用于后续工艺形成接触孔并引出互连线，降低接触电 阻。如图5所示，在NMOS晶体管m以及PMOS晶体管N2的表面形成刻蚀阻挡层102。所 述刻蚀阻挡层102的材质也可以为SiN，可以通过热驱动化学气相沉积(Thermally-Driven CVD，TDCVD)或者等离子增强化学气相沉积(PlasmaEnhance CVD，PECVD)形成。除了在后续 工艺形成接触孔的过程中起到刻蚀阻挡的作用，另一方面也起到诱发晶体管应力的作用。 所述刻蚀阻挡层102的应力类型与应力顶盖层101相同，使得产生的应力效果叠加，进一步 提高器件的电性能。如图6所示，在所述刻蚀阻挡层102的表面形成金属前介质层202。后续工艺中， 在金属前介质层202中形成接触孔203，引出半导体器件的有源区互连线。现有技术中存在如下问题应力顶盖层101以及刻蚀阻挡层102作为器件表面 的应变层，如果厚度过厚，由于自身张力的作用，容易在折角处例如栅极突出衬底部分产生 45°的裂缝；此外，应变层底部与衬底之间的粘合性也较差，容易出现褶皱空隙等。上述缺 陷见图7中虚线所圈位置20，均将导致器件性能的下降。
发明内容
本发明解决的问题是提供一种应力作用的半导体器件及其制造方法，避免在应变 层的折角处以及应变层底部与器件表面之间产生裂缝或者空隙等缺陷。为解决上述问题，本发明提供了一种应力作用的半导体器件，包括半导体器件以 及形成于器件表面的复合应变层，所述复合应变层包括至少两层应变层，各应变层的应力 类型相同。所述应力类型包括拉伸应力以及压缩应力。作为优选方案，所述各应变层的应力大小自半导体器件表面起逐层增大或减小。所述半导体器件包括NMOS晶体管或PMOS晶体管。其中，当所述半导体器件为NMOS 晶体管时，应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的 应力类型则为压缩应力。作为可选方案，所述各应变层的材质为SiN ；各应变层的厚度范围为10人 400A; 所述复合应变层总厚度范围为300A 1000A。本发明还提供了一种应力作用的半导体器件制造方法，包括提供半导体器件；在半导体器件的表面形成复合应变层；所述复合应变层包括至少两层应变层，且各应变层的应力类型相同。所述应力类型包括拉伸应力以及压缩应力。作为优选方案，各应变层的应力大小自半导体器件表面起逐层增大或减小。所述半导体器件包括NMOS晶体管或PMOS晶体管。其中，当所述半导体器件为NMOS 晶体管时，应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的 应力类型则为压缩应力。
作为可选方案，所述应变层的材质为SiN ；可以采用热驱动化学气相沉积或等离 子增强气相沉积形成；各应变层的厚度范围为10人 400人；所述复合应变层总厚度范围为 300A 1000A。与现有技术的单层应变层相比，本发明通过将多层应变层复合，形成于半导体器 件上，使得应变层能够紧附于器件表面，避免在折角处以及应变层底部与器件表面之间产 生裂缝或者空隙等缺陷，同时各层应变层共同作用，不降低整体诱发应力的大小。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目 的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图 并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺 寸。图1至图6是现有的一种应力作用CMOS器件制造工艺示意图；图7是现有的应力作用的半导体器件产生缺陷示意图；图8是本发明所述应力作用的半导体器件制造方法流程图；图9至图13是应用本发明具体实施例制造方法工艺示意图。
具体实施例方式从背景技术可知，在应力作用的CMOS器件制造工艺中，如果晶体管表面的应变层 (应力顶盖层101或刻蚀阻挡层102)厚度过厚，容易使得应变层的折角处，例如栅极与两侧 源漏区的界面位置，形成裂缝；同时应变层底部与器件表面的粘附性变差，形成空隙。本发 明采用多层应变层复合的办法，单层应变层较薄，同时多层应变层应力相复合，不降低总体 诱发应力的大小。如图8所示，本发明所述应力作用的半导体器件制造方法，流程包括Si、提供半导体器件。其中半导体器件包括NMOS晶体管以及PMOS晶体管。但应当指出的是由于应变层 的应用范围广泛，因此形成工艺可能穿插于整个器件制造工艺中，例如在背景技术所述的 制造CMOS器件工艺，其中应力顶盖层101或刻蚀阻挡层102均为应变层，形成于CMOS工艺 中间结构的表面。因此本发明所述的半导体器件并不仅局限于已具有完整结构以及功能的 器件，也可以是半导体制程中的中间结构。S2、在半导体器件的表面形成第一应变层；在所述第一应变层的表面形成第二应变层；......在第η应变层的表面形成第η+1应变层；上述多层应变层组合形成复合应变层，其中各应变层应力类型相同。作为优选的 方案，各应变层采用相同的材质、厚度以及形成方法，可以降低工艺成本；此外各应变层的 应力大小自半导体器件表面起逐层增大或减小。常用的应变层材料可以是SiN，可以采用热 驱动化学气相沉积或等离子增强气相沉积形成，通过调节沉积的工艺参数调整应力顶盖层 的诱发应力类型以及应力大小。
S3、作为可选步骤，可以对上述表面形成有应变层的半导体器件进行退火稳固。在上述制造方法中，使用多层应变层相复合的方式，代替现有技术中较厚且自身 各处应力大小一致的应变层，对于底部的应变层而言由于厚度较薄，因此能够紧密贴合器 件的表面；各层应力大小逐层增大或者减小，使得相邻应变层之间的应力大小差距较小，一 方面有利于提高应变层整体的韧性以避免折角裂缝或者表面空隙等缺陷的产生，另一方面 在制造过程中，逐层形成应变层时，易于工艺参数的调整。此外复合应变层的对半导体器件 总体诱发应力的能力并不会降低。基于上述制造方法，本发明所提供的应力作用的半导体器件，包括半导体器件以 及形成于器件表面的复合应变层，其特征在于所述复合应变层包括至少两层应变层；所 述各应变层的应力类型相同。其中针对半导体器件的不同诱发应力的需求，所述应力类型可以为压缩应力也可 以为拉伸应力，各应变层的应力大小逐层变大或者变小。下面结合具体实施例，对本发明做进一步介绍。图8至图18为应用本发明具体实 施例制造方法的工艺示意图。如图9所示，提供半导体衬底300，在半导体衬底300上形成NMOS晶体管，所述 NMOS晶体管包括栅极301以及位于栅极301两侧衬底内的源区302、漏区303。具体形成工艺与现有技术相同，可以采用常规的CMOS工艺制作图8所示的器件结 构。本实施例中，仅以NMOS晶体管为例，并非对本发明所述制造方法中的半导体器件结构 做出限定，本领域技术人员应当可以将本发明所述制造方法推及并应用至其他结构的半导 体器件制造工艺中，特此说明。如图10所示，在所述NMOS晶体管的表面形成第一应力顶盖层401，所述第一应力 顶盖层401可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD) 形成。通过改变所述化学气相沉积的参数，可以调节应力顶盖层101对底部晶体管所诱发 的应力类型以及应力大小。所述应力顶盖层401的材质为SiN，采用等离子增强化学气相沉积(PECVD)形成， 厚度范围为IOA 400Λ，本实施例中，所述第一应力顶盖层401的厚度为150 所诱发的 应力类型为拉伸应力，大小为800MPa能够提高NMOS晶体管中源区302与漏区303之间衬 底内的沟道载流子迁移率。如图11所示，在所述第一应力顶盖层401的表面形成第二应力顶盖层402，所述 第二应力顶盖层402也可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉 积(PECVD)形成。通过改变所述化学气相沉积的参数，可以调节应力顶盖层402对底部晶 体管所诱发的应力类型以及应力大小，所述第二应力顶盖层402的应力类型与第一应力顶 盖层401相同，但应力大小不同。如图12所示，重复图10所示工艺，在所述第二应力顶盖层402的表面依次形成第 三应力顶盖层403。作为优选方案，各应力顶盖层的应力类型、材质、厚度以及形成工艺可以相同，仅 在工艺参数上进行微调，使得各应力顶盖层的诱发应力大小自NMOS晶体管的表面起逐层 增大或者减小。本实施例中，各应力顶盖层的诱发应力的大小从第一应力顶盖层401起顺 序增大。依次为800MPa、IOOOMPa以及1200MPa。
最终，第一应力顶盖层401、第二应力顶盖层402以及第三应力顶盖层403构成一 个复合应力顶盖层40，厚度为三层之和，范围为300 A 1000 A。本实施例中，所述复合应 力顶盖层40的厚度为450 k。如果需要进一步提高复合应力顶盖层40的诱发应力大小，还可以使用紫外线照 射所述复合应力顶盖层40 (即UV Cure Process)，增强复合应力顶盖层40的诱发应力能 力。但如果要进行紫外线照射工艺，需要在形成应力顶盖层之前，先在半导体器件的表面形 成照射阻挡层以防止紫外线损坏器件。如图13所示，在应变记忆技术中，还需要进一步对形成有复合应力顶盖层40的 NMOS晶体管进行热退火。所述热退火将使得复合应力顶盖层40所诱发的应力被记忆至晶 体管中，以提高沟道载流子迁移率。本实施例中，所述退火的参数为温度升至950-1100C、 退火时间1. 5s-2. k。上述实施例，仅以半导体器件表面形成拉伸应力，提高NMOS晶体管的沟道载流子 迁移率为例；如果需要形成压缩应力以提高PMOS晶体管的沟道载流子迁移率，其工艺制程 仅需要改变各应力顶盖层的应力类型即可，具体的制造流程类似。进一步的，上述制造方法还可以拓展至对不同半导体器件进行局部或者复合的应 变记忆制程，提升半导体器件的整体电性能。例如在背景技术所示的CMOS器件制造工艺 中，刻蚀阻挡层102同样可以应用本发明所述方法，逐层制作成复合结构，与本实施例区别 仅在于无需进行后续的退火。本发明领域技术人员应当容易推得，此处不再赘述。本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的 保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种应力作用的半导体器件，其特征在于包括半导体器件以及形成于器件表面的 复合应变层，所述复合应变层包括至少两层应变层，各应变层的应力类型相同。
2.如权利要求1所述的半导体器件，其特征在于，所述应力类型包括拉伸应力以及压 缩应力。
3.如权利要求1所述的半导体器件，其特征在于，所述各应变层的应力大小自半导体 器件表面起逐层增大或减小。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括NMOS晶体管或 PMOS晶体管。
5.如权利要求4所述的半导体器件，其特征在于，当所述半导体器件为NMOS晶体管时， 应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的应力类型则 为压缩应力。
6.如权利要求5所述的半导体器件，其特征在于，所述各应变层的材质为SiN。
7.如权利要求6所述的半导体器件，其特征在于，所述各应变层的厚度范围为 ioA 400A。
8.如权利要求7所述的半导体器件，其特征在于，所述复合应变层总厚度范围 300A 1000A。
9.一种应力作用的半导体器件制造方法，其特征在于，包括提供半导体器件；在半导体器件的表面形成复合应变层；所述复合应变层包括至少两层应变层，且各应变层的应力类型相同。
10.如权利要求9所述的制造方法，其特征在于，所述应力类型包括拉伸应力以及压缩 应力。
11.如权利要求9所述的制造方法，其特征在于，各应变层的应力大小自半导体器件表 面起逐层增大或减小。
12.如权利要求9所述的制造方法，其特征在于，所述半导体器件包括NMOS晶体管或 PMOS晶体管。
13.如权利要求12所述的制造方法，其特征在于，当所述半导体器件为NMOS晶体管时， 应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的应力类型则 为压缩应力。
14.如权利要求13所述的制造方法，其特征在于，所述应变层的材质为SiN。
15.如权利要求14所述的制造方法，其特征在于，所述应变层采用热驱动化学气相沉 积或等离子增强气相沉积形成。
16.如权利要求15所述的制造方法，其特征在于，所述各应变层的厚度范围为 10A~400A。
17.如权利要求16所述的半导体器件，其特征在于，所述复合应变层总厚度范围 300A 1000A。
全文摘要
本发明提供了一种应力作用的半导体器件及其制造方法，其中，所述制造方法包括提供半导体器件；在半导体器件的表面形成第一应变层；在所述第一应变层的表面形成第二应变层......在第n应变层的表面形成第n+1应变层；所述各应变层的应力类型相同。与现有技术的单层应变层相比，本发明通过将多层应变层复合，形成于半导体器件上，使得应变层能够紧附于器件表面，避免在折角处以及应变层底部与器件表面之间产生裂缝或者空隙等缺陷，同时各层应变层共同作用，不降低整体诱发应力的大小。
文档编号H01L21/8238GK102044561SQ200910197078
公开日2011年5月4日 申请日期2009年10月13日 优先权日2009年10月13日
发明者王祯贞 申请人:中芯国际集成电路制造(上海)有限公司