专利名称：用于集成电路的受应力作用的层间电介质的制作方法
技术领域：
本发明涉及集成电路，尤其是涉及具有受到应力作用以改善集成 电路性能的层间电介质的集成电路。
背景技术：
已在开发的用于改善晶体管迁移率的技术之一是应变硅。典型
地，硅层受到拉伸应力作用以改善N沟道迁移率。这已被扩展到使用 层间电介质(ILD)，即夹在导电层之间的电介质层，其受到选择的 应力作用来改善晶体管性能。对于N沟道晶体管而言这意味着使用拉 伸应力，而对于P沟道晶体管而言这意味着使用压缩应力。
下文中结合下列附图对本发明优选实施方案的详细描述将向本 领域技术人员阐明本发明前述的和将述的和更多的具体目标和优点
图1为处于根据本发明的多个实施方案所述的处理过程中某一 阶段的半导体结构的截面图2为处于根据本发明第一、第二、第三、第四实施方案所述的 处理过程中后续阶段的图1的半导体结构的截面图3为处于根据本发明第一和第四实施方案所述的处理过程中 后续阶段的图2的半导体结构的截面图4为处于根据本发明第一和第四实施方案所述的处理过程中 后续阶段的图3的半导体结构的截面图5为处于根据本发明第一和第四实施方案所述的处理过程中 后续阶段的图4的半导体结构的截面图6为处于根据本发明第一实施方案所述的处理过程中后续阶段的图5的半导体结构的截面图7为处于根据本发明第二和第三实施方案所述的处理过程中 后续阶段的图2的半导体结构的截面图8为处于根据本发明第二和第三实施方案所述的处理过程中 后续阶段的图7的半导体结构的截面图9为处于根据本发明第二实施方案所述的处理过程中后续阶 段的图8的半导体结构的截面图10为处于根据本发明第二实施方案所述的处理过程中后续阶 段的图9的半导体结构的截面图11为处于根据本发明第二实施方案所述的处理过程中后续阶 段的图IO的半导体结构的截面图12为处于根据本发明第二实施方案所述的处理过程中后续阶 段的图11的半导体结构的截面图13为处于根据本发明第三实施方案所述的处理过程中后续阶 段的图8的半导体结构的截面图14为处于根据本发明第三实施方案所述的处理过程中后续阶 段的图13的半导体结构的截面图15为处于根据本发明第四实施方案所述的处理过程中后续阶 段的图5的半导体结构的截面图16为处于根据本发明第四实施方案所述的处理过程中后续阶 段的图15的半导体结构的截面具体实施例方式
一方面，对于同时具有逻辑和静态随机存取存储器(SRAM)阵 列的集成电路，通过对SRAM阵列的层间电介质(ILD )进行有别于 逻辑的处理来改善其性能。N沟道逻辑和N沟道SRAM晶体管均具 有ILD，该ILD具有压缩应力；P沟道逻辑晶体管的ILD具有压缩应 力；而P沟道SRAM晶体管至少具有小于P沟道逻辑晶体管的压缩 应力，即P沟道SRAM晶体管可以是压缩性的但其小于P沟道逻辑晶体管的压缩应力的大小、或可以是松弛性的、或者可以是拉伸性的。
这有利于使得集成电路的P沟道SRAM晶体管具有比P沟道逻辑晶 体管更低的迁移率。具有更低迁移率的P沟道SRAM晶体管会使得 写入性能更好；在低功耗电源电压下无论是写入时间还是写入余量均 能更佳。这通过参照附图和下列说明会更好地理解。
如图l所示，半导体器件IO中使用了 SOI衬底，该SOI衬底包 括相对较厚的绝缘层12和半导体层14。半导体层14优选地为硅但也 可为诸如错娃(silicon germanium )或娃碳(silicon carbon )之类的 其他半导体材料。绝缘层12优选地为氧化物，但也可为其他绝缘材 料。半导体器件10内置有逻辑部分16和SRAM阵列区域18。如图1 所示，逻辑部分16包括N沟道晶体管20和P沟道晶体管22。晶体 管20和22代表出现于一般的集成电路中用于形成逻辑功能电路诸如 逻辑门、寄存器、处理单元、以及其它逻辑功能电路的许多其他的N 沟道和P沟道晶体管， 一般为数以百万计。类似地，如图1所示，SRAM 阵列部分18包括N沟道晶体管24和P沟道晶体管26。晶体管24和 26同样也代表形成SRAM阵列的许多其他的N沟道和P沟道晶体管， 一般为数以百万计。逻辑晶体管20和22由形成于半导体层14中的 隔离区28、30和32相互隔离开并与其它的晶体管隔离开。同样，SRAM 晶体管24和26由隔离区34、36和38相互隔离开并与其它SRAM晶 体管隔离开。
图2所示为在将电介质层40沉积于逻辑部分16和SRAM阵列 部分18上之后的半导体器件10。电介质层40以具有拉伸应力的方式 被沉积。电介质层40的示范材料为通过等离子增强化学气相沉积法 (PECVD)沉积的氮化硅。拉伸应力的量是可以根据沉积参数进行 选择的。电介质层40的厚度大约为晶体管20、 22、 24和26的栅的 高度的一半。在本例中，这会使电介质层40的厚度为大约500埃。
图3所示为在从晶体管22有选择地去除了电介质层之后的半导 体器件10，其中晶体管22为P沟道晶体管，其利用拉伸应力作用减 小了迁移率。图4所示为在逻辑部分16和SRAM阵列部分18之上沉积了电 介质层42之后的半导体器件10。电介质层42以具有压缩应力地方式 被沉积并且其厚度与电介质层40大致相同。电介质层42也优选地为 通过PECVD沉积的氮化硅但是所选用的参数要使其具有压缩性。
图5所示为在有选择地蚀刻了电介质层42以使电介质层42只保 留在晶体管22上并少量地与电介质层40重叠之后的半导体器件10。 该蚀刻虽然是用掩模步骤来完成的，但还是导致电介质层40在电介 质层42 ^皮蚀穿之后被暴露于蚀刻。因为电介质层40和42都为相似 成分，是用不同参数形成的氮化硅，所以两层之间具有小的选择性 (selectivity)。因此，优选地进行定时蚀刻(timed etch)。可以优 选地形成厚度略大于电介质层42的电介质层40以解决一些进入到电 介质层40中的过蚀刻。这时的结果就是N沟道晶体管20和24具有 拉伸性的ILD， SRAM P沟道具有拉伸性的ILD,而逻辑P沟道具有 压缩性的ILD。这可以增强晶体管20、 22和24的迁移率并减少晶体 管26的迁移率。晶体管26，作为SRAM阵列中的P沟道晶体管，被 用作上拉晶体管。这种具有更低迁移率的上拉晶体管改善了写入性 能。该写入性能既可以是对于低功耗电源电压应用中的写入余量也可 以是对于更快的写入。
图6所示为在形成电介质层44之后的半导体器件10，电介质层 44完成了在晶体管20、 22、 24和26之上的ILD的形成。电介质层 44优选地为诸如TEOS的氧化物或者诸如掺杂玻璃的其他氧化物或 者其他绝缘型材料。电介质层44优选地由能被平坦化并且具有松弛 性或者几乎松弛性的应力的材料制成。在完成电介质层44之后，可 以形成金属层以用于向集成电路提供互连。
图7所示为图2的半导体器件10在经过从晶体管26和晶体管 22上去除电介质层的蚀刻之后得到的半导体器件45。图7中与图1 到6类似的特征都被保留下来。
图8所示为在沉积电介质层42之后的半导体器件45，其中沉积 与图4所示相同，位于晶体管20、 22、 24和26之上。
9图9所示为从晶体管20、 24和26之上有选择地去除电介质层 42之后的半导体器件45。电介质层42的部分去除与图5相同地进行。 这样的结果就是晶体管26不具有晶体管20、 22和24所具有的那样 的电介质层。
图10所示为在逻辑部分16和SRAM阵列部分18之上沉积电介 质层46之后的半导体器件45。该电介质层也具有与电介质层40和 42大致相同的厚度并且同样为通过PECVD沉积的氮化硅。这种情况 下选择沉积参数以使电介质层46的压缩性至少小于电介质层42.这 意味着电介质层46是压缩性的但是压缩性小于电介质层42、或松弛 性的、或者拉伸性的中的一种。如果为拉伸性的，则其拉伸的量优选 地不同于电介质层40的拉伸量。
图11所示为在有选择地从晶体管20、 22和24之上去除了电介 质层46之后的半导体器件45。这导致N沟道半导体20和24具有拉 伸性的ILD、 P沟道晶体管22具有压缩性的ILD、而P沟道晶体管 46所具有的ILD的压缩性至少小于晶体管42的ILD的压缩性。SRAM 单元因此具有了迁移率小于集成电路逻辑部分中所用的P沟道晶体管 的上拉晶体管。这有利于SRAM单元并且能够改善写入余量或者写 入速度。
图12所示为半导体器件45，具有已完成的ILD，表示了位于晶 体管20、 22、 24和26之上的平坦的电介质层44的形成。在电介质 层44之上可以形成金属互连。
图13所示为图8的半导体器件45在经过蚀刻之后得到的半导体 器件49，该蚀刻从晶体管20和晶体管24之上去除电介质层42以使 电介质层42保留于晶体管22和26上。图13中与图l到12中类似 的特征都被保留下来。在该阶段，P沟道晶体管22和26具有相同的 压缩应力。
图14中所示为在将注入掩模(implant mask) 50形成于晶体管 20、 22和24上并且将注入物52注入到电介质层42中以^使其转换为 至少具有小于电介质层42的压缩应力的电介质层54之后的半导体器件49。注入掩模50优选地为光致抗蚀剂，但也可为其他合适的材料。 注入物52优选地为氙，但也可以为其他具有能够减小电介质层54的 压缩应力的量地效果的注入物。该注入物对于使电介质层42变得松 弛特别有用。注入物使得SRAM单元中具有了具有较低迁移率的P 沟道上拉晶体管并因此改善了写入余量或者写入速度。
图15所示为图5的半导体器件10在晶体管20、 22和24之上形 成了注入掩模56形成之后得到的半导体器件55。图13中与图l到6 中类似的特征都被保留下来。这表示了位于晶体管26之上的电介质 层40部分被暴露。
图16所示为在注入了可以减少电介质层40暴露部分的拉伸应力 的注入物58以使电介质层40变为电介质层60之后的半导体器件55。 该方法对于在需要使P沟道上拉晶体管稍微拉伸的时候减少迁移率特 别有用，但其拉伸性不像N沟道晶体管的那样大。如果上拉晶体管拉 伸得太大，就可能使读取静电噪声余量(read static noise margin )恶 化。注入的结果就是SRAM单元中仍然具有迁移率低于逻辑P沟道 的迁移率的P沟道上拉晶体管，并因此改善了写入余量或者写入速度。
本领域技术人员容易想到对文中用于解释目的所选的实施方案 的各种改变和修改。比如，可以改变电介质层的形成顺序。不首先形 成拉伸性的层40,而可以先形成压缩性的层42。所示的这些使用SOI 衬底的实施方案也可以使用其他类型的衬底，诸如体硅(bulk)或者 混合体硅-SOI混合体(bulk-SOI hybrid )。在不离开本发明的精神 的前提下，这些修改和改变都被包括在只由下列权利要求的公正解释 所限定的本发明的范围中。
权利要求
1.一种半导体器件，包括逻辑部分，包括第一N沟道晶体管和第一P沟道晶体管；静态随机存取存储器(SRAM)阵列部分，包括第二N沟道晶体管和第二P沟道晶体管；位于第一P沟道晶体管之上的、具有压缩应力的第一ILD；以及位于第二P沟道晶体管之上的第二ILD，其具有压缩性至少小于第一ILD的压缩应力的应力。
2. 根据权利要求1所述的半导体器件，其中，第一 ILD和第二 ILD包括应力不同的氮化硅。
3. 根据权利要求1所述的半导体器件，其中，第二P沟道晶体管 作为SRAM阵列中的上拉晶体管。
4. 根据权利要求1所述的半导体器件，其中，第二ILD位于第一 和第二 N沟道晶体管之上。
5. 根据权利要求1所述的半导体器件，还包括位于第一和第二 N 沟道晶体管之上的、具有拉伸应力的第三ILD。
6. 根据权利要求1所述的半导体器件，其中，第二ILD的应力为 压缩的。
7. 根据权利要求1所述的半导体器件，其中，第二ILD的应力为 松弛的。
8. 根据权利要求1所述的半导体器件，其中，第二ILD的应力为 拉伸的。
9. 根据权利要求8所述的半导体器件，还包括位于第一和第二N 沟道晶体管之上的第三ILD，其具有拉伸性至少大于第二 ILD的拉伸 应力。
10. —种半导体器件，包括笫一部分，包括用在第一类型的电路中的第一类型的第一晶体管和第二类型的第一晶体管；第二部分，包括用在第二类型的电路中的第一类型的第二晶体管 和第二类型的第二晶体管；位于第一类型的第一晶体管之上的第一ILD，其具有第一类型的 第一应力；以及位于第一类型的第二晶体管之上的第二 ILD，其具有至少小于第 一类型的第一应力的第二应力。
11. 根据权利要求10所述的半导体器件，其中， 第一类型的第一晶体管和第一类型的第二晶体管为P沟道晶体管；以及第一类型的第一应力为压缩性的。
12. 根据权利要求11所迷的半导体器件，其中，第一类型的电路 为逻辑电路而第二类型的电路为SRAM阵列。
13. 根据权利要求12所述的半导体器件，其中，第一类型的第二 晶体管为SRAM阵列中的上拉晶体管。
14. 根据权利要求13所述的半导体器件，还包括位于第二类型的 第一和第二晶体管之上的、具有拉伸应力的第三ILD。
15. 根据权利要求13所述的半导体器件，其中，第二 ILD位于第 二类型的第一和第二晶体管之上。
16. —种制造半导体器件的方法，包括以下步骤 形成用于逻辑电路中的第一N沟道晶体管； 形成用于该逻辑电路中的第一P沟道晶体管； 形成用于SRAM阵列中的第二N沟道晶体管；形成用于该SRAM阵列中的第二 P沟道晶体管； 在半导体器件上沉积具有第一应力的第一电介质层；去除位于第一 P沟道晶体管之上的第一电介质层； 在半导体器件上沉积具有压缩性大于第一应力的第二应力的第二电介质层；以及去除位于第一和第二 N沟道晶体管以及第二 P沟道晶体管之上的第二电介质层。
17. 根据权利要求16所述的方法，其中，第一应力为拉伸应力， 该方法还包括向位于第二P沟道晶体管之上的第一电介质层的第一部 分中注入以使得第一电介质层的第一部分的拉伸性变小。
18. —种制造半导体器件的方法，包括以下步骤 形成用于逻辑电路中的第一 N沟道晶体管； 形成用于该逻辑电路中的第一P沟道晶体管； 形成用于SRAM阵列中的第二 N沟道晶体管； 形成用于该SRAM阵列中的第二 P沟道晶体管； 在半导体器件上沉积具有第一应力的第一电介质层；去除位于第一和第二 P沟道晶体管之上的第一电介质层； 在半导体器件上沉积具有压缩性大于第一应力的第二应力的第二电介质层；以及去除位于第一和第二 N沟道晶体管以及第二 P沟道晶体管之上的第二电介质层；在半导体器件上沉积具有处于第一应力和第二应力之间的第三应力的第三电介质层；去除位于第一和第二 N沟道晶体管以及第一 P沟道晶体管之上的第三电介质层。
19. 一种制造半导体器件的方法，包括以下步骤 形成用于逻辑电路中的第一N沟道晶体管； 形成用于该逻辑电路中的第一P沟道晶体管； 形成用于SRAM阵列中的第二 N沟道晶体管；形成用于该SRAM阵列中的第二 P沟道晶体管； 在半导体器件上沉积具有第一应力的笫一电介质层；去除位于第一和笫二 P沟道晶体管之上的第一电介质层； 在半导体器件上沉积具有压缩性大于第一应力的第二应力的第二电介质层；以及去除位于第一和第二 N沟道晶体管之上的第二电介质层，以将第二电介质层的第一部分保留在第一P沟道晶体管上并且将第二电介质层的第二部分保留在第二P沟道晶体管上；以及向第二电介质层的第二部分注入以使得第二电介质层的第二部 分的压缩性变小。
20.—种制造半导体器件的方法，包括以下步骤形成第一部分，包括用在第一类型的电路中的第一类型的第一晶 体管和第二类型的第一晶体管；形成第二部分，包括用在第二类型的电路中的第一类型的第二晶 体管和第二类型的第二晶体管；形成位于第一类型的第一晶体管之上的第一 ILD,其具有第一类 型的第一应力；以及形成位于第一类型的第二晶体管之上的第二ILD，其具有至少小 于第一类型的第一应力的第二应力。
全文摘要
对于具有逻辑(16)和静态随机存取存储器(SRAM)阵列(18)的集成电路(10)，通过对SRAM阵列的层间电介质(ILD)(42、40)进行有别于逻辑的层间电介质(ILD)的处理来改善其性能。N沟道逻辑(20)和SRAM晶体管(24、26)具有非压缩应力的ILD(40)，P沟道逻辑晶体管(22)ILD(42)具有压缩应力，而P沟道SRAM晶体管(26)至少具有小于P沟道逻辑晶体管的压缩应力，即P沟道SRAM晶体管(26)可以是压缩性的但小于P沟道逻辑晶体管(22)的压缩性、或可以是松弛性的、或者可以是拉伸性的。这有利于使集成电路(10)的P沟道SRAM晶体管(26)具有比P沟道逻辑晶体管(22)更低的迁移率。具有更低迁移率的P沟道SRAM晶体管(26)会使得写入性能更好；在低功耗电源电压下无论是写入时间还是写入余量均能更佳。
文档编号H01L27/11GK101558494SQ200680008880
公开日2009年10月14日 申请日期2006年2月16日 优先权日2005年4月6日
发明者乔恩·D·奇克, 詹姆斯·D·伯内特 申请人:飞思卡尔半导体公司