专利名称：三维电子封装的制作方法
技术领域：
本申请一般地针对集成电路，并且更具体地针对三维的集成电路封装。
背景技术：
由于技术从几十微米尺寸迁移至十分之几微米以下尺寸，电子革命得到了短暂的 缩放(scaling)的推动并且其目标在于百分之几微米以下尺寸。尽管数字逻辑仍旧受益于 技术缩放，但是其它电路块例如模拟块、存储块、及输入/输出(i/o)块不可能同样地或快 速地缩小。而且，原子的物理限制及光的波长正开始受到冲击。因而已经成为摩尔定律的 基础的成本/性能曲线已开始失速。备选的过程可以有利于该成本/性能曲线的延续。
发明内容
针对现有技术的不足，本发明公开在一种实施方案中提供了一种电子封装。该 封装包括具有平表面(planar surface)的衬底、存储单元片(momery die)及逻辑单元 片(logic die)。存储单元片具有存储电路元件，该存储电路元件与位于存储单元片的面 (face)的外表面上的存储单元片接触件(contact)互连。逻辑单元片具有逻辑电路元件， 该逻辑电路元件与位于逻辑单元片的面的外表面上的逻辑单元片接触件互连。存储单元片 接触件与逻辑单元片接触件互连使得存储单元片的面与逻辑单元片的面相对。该电子封装 还包括使在衬底的平表面上的输入输出接触件与在逻辑单元片的面或存储单元片的面中 的一个面上的外部单元片接触件互连的多个接合物(bond)。逻辑单元片或存储单元片的所 述一个面与平表面相对并且逻辑单元片面或所述单元片面中的另一格面不直接与互连的 输入输出接触件连接。另一种实施方案是一种制作电子封装的方法。该方法包括提供存储单元片，并提 供逻辑单元片。存储单元片具有存储电路元件，该存储电路元件与位于存储单元片的面的 外表面上的存储单元片接触件互连。逻辑单元片具有逻辑电路元件，该逻辑电路元件与位 于逻辑单元片的面的外表面上的逻辑单元片接触件互连。方法还包括使存储单元片接触件 与逻辑单元片接触件互连使得存储单元片的面与逻辑单元片的面相对。方法还包括使在衬 底的平表面上的输入输出接触件与在逻辑单元片的面或存储单元片的面中的一个面上的 外部单元片接触件互连，其中逻辑单元片或存储单元片中的所述一个面与平表面相对并且 逻辑单元片面或存储单元片面中的另一个面不直接与互连的输入输出接触件连接。
为了更全面地理解本发明，现在参考结合附图所获得的以下描述，在附图中图IA示出了本公开内容的一种实例电子封装的一部分的横截面图；图IB示出了与图IA中的视图B对应的实例电子封装的一部分的详细的横截面图；图IC示出了与图IA中的观看线C-C对应的实例电子封装的一部分的详细的平面图；图2示出了本公开内容的另一种实例电子封装的横截面图；图3示出了本公开内容的另一种实例电子封装的横截面图；以及图4示出了在对一种制作本公开内容的电子封装(例如图1A-3所示出的电子封 装)的方法进行说明的一种实例实施方案中的选择步骤的流程图。
具体实施例方式本公开内容的实施方案利用三维垂直互连的配置取代传统的二维水平互连的逻 辑及存储单元片。特别地，本公开内容的电子封装得益于具有存储单元片与逻辑单元片之 间的有源面对有源面的垂直互连的三维堆叠的单元片配置，结合具有直接到在与该面相对 的衬底表面上的i/o接触件的直线接合的单元片面中的一个面的使用。这种结合能够提供 在单元片之间以及在单元片的垂直叠层与衬底之间的高密度短高速互连。这样的封装配置与其中使逻辑单元片与存储单元片并排地配置、使垂直堆叠的单 元片背对面地连接、或者，使单元片面对面地连接但是然后一个单元片的背端被用来连接 到衬底的电子封装配置形成对比。所有这些配置都被摒弃了，因为它们具有在逻辑单元片 与存储单元片之间或者在单元片与衬底之间的比所期望的要长的互连。作为本公开内容的一部分，本发明认识到了要在不牺牲互连速率的情况下提供高 密度的互连，使将在衬底上的i/o接触件与在与衬底互连的一个单元片的面上的接触件互 连的那个接合物的长度最小化是很重要的。特别地，作为本公开内容的一部分，在衬底和单 元片面之间的接合物的长度被识别为控制垂直层叠的单元片与衬底之间的通信的速率和 密度的新的结果有效的(result-effective)变量。本公开内容的一种实施方案是一种电子封装。图IA示出了本公开内容的一种实 例电子封装100的一部分的横截面图。图IB示出了与图IA中的视图B对应的实例封装 100的详细的横截面图B。图IC示出了与图IA中的视线C-C对应的实例电子封装的一部 分的平面图。继续参考图1A-1C，封装100包括具有平表面107的衬底105。封装100还包括 存储单元片110。存储单元片110具有存储电路元件112 (例如，SRAM或DRAM存储集成电 路)，存储电路元件112与位于存储单元片110的面118的外表面116上的存储单元片接触 件114互连。封装100还包括逻辑单元片120。逻辑单元片120具有逻辑电路元件122，逻 辑电路元件122(例如，CMOS或CMOS逻辑集成电路)与位于逻辑单元片120的面128的外 表面126上的逻辑单元片接触件124互连。如同在图IB所示出的详图中所进一步示出的， 存储单元片接触件114与逻辑单元片接触件124互连使得存储单元片110的面118与逻辑 电路120的面128相对。存储单元片及逻辑单元片110、120的面118、128可以被称为有源的(例如，有源面118或有源面128)，因为电路元件112、122被选通到它们各自的表面116、126。另外，封装100包括使位于衬底105的平表面107上的输入输出接触件132与位 于逻辑单元片120的面128或存储单元片110的面118中的一个面上的外部单元片接触件 135互连的多个接合物130，使得所述一个面118或面128 (例如，在图1A-1B所示的实例中 为面128)与平表面107相对。如同进一步示出的，另一个面(例如，在图1A-1B所示的实 例中的面118)没有直接连接到互连输入输出接触件132。例如，不存在使存储单元片110 的有源面118直接连接至输入输出接触件132的很长的导线接合或穿过单元片110的很长 的通孔。接合物130能够包括任意导电性材料。接合物130的某些实施方案包括有利于低 电阻、机械强力互连快速形成的金属或金属合金。例如，接合物130能够包括有助于回流接 合、压力接合或热压接合的金属，例如铜、金，焊料(例如，锡焊料或锡_金合金焊料，或者其 它金属合金)。例如，在某些优选的实施方案中，接合物130能够包括包含金属双层(例如， 金-金或铜-铜双层)或金属三层(例如，铜-焊料-铜三层)的压力接合，回流接合或热 压接合。
如在图IA中所进一步示出的，在要提高单元片对110、120之间的面对面互连的机 械稳定性的某些情形中，能够将电介质材料137布置于存储单元片110与逻辑单元片120 之间。例如，聚合物电介质材料137(例如环氧聚合物)能够填充单元片110、120之间的空 间。对于图IA和IB所示的具体的配置，在逻辑单元片120的面128上的外部单元片 接触件135与输入输出接触件132互连。但是，在其它实施方案中，存储单元片110和逻辑 单元片120的位置与图IA和IB所示的实施方案相比能够对换。在这样的情形中，在存储 单元片的面上的外部接触件将与衬底105的输入输出接触件132互连，并且具有外部接触 件的存储单元片110的面118将与平表面107相对，并且逻辑单元片120的另一面128不 直接与互连输入输出接触件135 (没有示出)连接。如图IA和IB所进一步示出的，在某些实施方案中，逻辑单元片120的面128能够 大于存储单元片110的面118。与面118相比具有较大的面128有利于给能够与排成直线 的输入输出接触件132直接连接的外部单元片接触件135提供位置，并由此在输入输出接 触件132与外部单元片接触件135之间提供最短的路径。如图IB和IC所示出的，存储单 元片110能够与逻辑单元片120的面128的中心部分140互连，并且外部接触件135能够 位于面128的周边部分145。在某些情形中，例如图IC所示的，外部单元片接触件135能够 包围逻辑单元片表面126上的单元片接触件124。但是在其它实施方案中(没有示出)，存 储单元片110能够与逻辑单元片120的非中心部分互连，并且，外部单元片接触件135不需 要包围单元片接触件124。在另外的实施方案中，例如，与图IA和IB所示的位置相比，在存储单元片110和 逻辑单元片120的位置对换时，存储单元片110的面118大于逻辑单元片120的面128能 够是有利的(没有示出)。在这样的实施方案中，外部接触件135能够位于存储单元片110 的面118的周边区域，并且，逻辑单元片120能够与存储单元片110的中心部分互连(没有 示出)。但是，在其它的实施方案(没有示出)中，所述一个单元片(例如，逻辑单元片120) 能够与存储单元片110的非中心部分互连，并且，外部单元片接触件135不需要包围存储单 元片表面116上的单元片接触件114。
如在图IB所示出的详细的横截面图中所示出的，在某些实施方案中，存储单元片 接触件114与逻辑单元片接触件124之间的互连包括直径152约为110微米或更小，并且 优选地为50微米或更小，以及更优选地在25 10微米范围的微接合物150。直径152涉 及在单元片110、120互连之后的变形的微接合物150 (例如，在形成微接合物150的回流或 压力处理之后的距离)。微接合物150能够包括与关于接合物130所讨论的材料相同的材 料并通过与关于接合物130所讨论的方式相同的方式来形成。当将单元片110、120互连以形成垂直的叠层153时，微接合物的直径152等于存 储单元片110的面118与逻辑单元片120的面128之间的间隙距离154。优选使用微接合 物150来将单元片110、120互连，因为这些短长度的接合物使每单位面积的互连数高的配 置(例如，高互连密度)成为可能。较小直径152的微接合物150同样优选的，因为在存储 单元片面118与逻辑单元片面128之间所形成的最终较小间隙154，有利于存储单元片110 与逻辑单元片120之间更快速的信息通信，因为电信号在单元片110、120之间传送的距离 更短了。
如在图IC所示出的详细的平面图中所示出的，在某些实施方案中，将微接合物 150布置于在相邻的微接合物150之间的间距157约为200微米或更小的阵列155 (例如， 一维或二维的阵列)中。如图IC所示，间距157涉及在单元片110、120互连之后于相邻的 微接合物150之间的边对边距离(例如，在形成微接合物150的回流或压力处理之后的距 离)。在某些实施方案中，希望使在两个单元片110、120的元件112、122之间的互连的数量 最大化。这样的实施方案得利于增加在单元片110、120各自的面118、128(其中微接合物 150处于其间以形成互连)上的每单位面积的存储单元片接触件114及逻辑单元片接触件 124的数量(例如，增加互连密度)。增加互连密度进而得利于减小相邻的微接合物150之 间的间距157，这进而得利于减小微接合物150的直径152。在某些实施方案中，间距157 等于大约两倍的直径152是优选的，这有利于在接触件114、124之间获得最短的距离，同时 确保在相邻的微接合物150之间的电隔离。使单元片接触件对118、128互连的微接合物150的尺寸(等于直径152)是控制在 单元片110、120之间可能的互连的最大密度以及在各个接触件对118、128之间的通信速率 的一种重要变量。例如，如果每平方毫米的期望互连数等于大约400，那么期望的间距157 等于大约50微米，并且因此期望的微接合物直径152等于大约25微米或更小。例如，如果 每平方毫米的期望互连数等于大约1000，那么期望的间距157等于大约30微米，并且因此 期望的微接合物直径152等于大约15微米或更小。类似地，使i/o接触件132与外部单元片接触件135互连的接合物130的尺寸能 够是控制在单元片153的垂直叠层与衬底105之间可能的互连的最大密度以及在各个接触 件对132、135之间的通信速率的一种重要变量。如图IB和IC所进一步示出的，使输入输 出接触件132与外部接触件135互连的接合物130的实施方案能够具有大约400微米或更 小，并且更优选地约为100微米或更小，以及还要更优选地约为50微米或更小的直径160。 在这样的实施方案中，在外部接触件135与输入输出接触件132之间的间隙距离162等于 接合物130的直径160。在某些实施方案中，在相邻的接合物130之间的间距165等于大约 两倍的直径160是优选的，这确保在接触件132、135之间的最短距离，同时确保在相邻的接 合物130之间的电隔离。如图IC所示，间距165涉及在接合物130于输入输出接触件132与外部接触件135之间形成之后的在相邻的接合物130之间的边对边距离(例如，在形成 接合物130的回流或压力处理之后的距离)。例如，在某些情形中，外部接触件135能够具 有在相邻的接触件130之间等于大约800微米或更小，并且更优选地约为400微米或更小， 以及甚至更优选地约为200微米或更小的间距165，同时有可能相应地增加互连密度。例如，在某些实施方案中，使输入输出接触件132与外部单元片接触件135互连的 接合物130能够被布置成在相邻的接合物130之间的间距165约为200微米或更小的阵 列167 (例如，一维或二维的阵列)。在这样的情形中，接合物130的直径160优选为大约 100微米或更小，其进而等于在输入输出接触件132与外部接触件135之间的间隙162。例 如，在间距165等于大约50微米的实施方案中，每平方毫米的互连数大约等于400，而在间 距165约为30微米时，每平方毫米的互连等于大约1000个。直径160涉及在所述一个单元片(例如，单元片110、120中的一个)与输入输出接触件132互连之后的变形的接合物 160 (例如，在形成接合物160的回流或压力处理之后的距离)。在封装100的某些配置中，位于与衬底互连的单元片之间的其它单元片的存在可 能妨碍获得高互连密度和/或短互连长度的目标。例如，对于图IA或IB所示的封装100 的配置，存储单元片110位于逻辑单元片120与衬底105之间。因此，存储单元片的厚度 170(例如，在某些情形中是150微米)可能会在物理上妨碍使互连的长度最小化的目标，因 为接合物130的直径160必须足够大以桥接在i/o接触件132与逻辑单元片120的面128 上的外部接触件135之间的间隙162。因此，在某些实施方案中，减小存储单元片的厚度170可能是有利的，因为这有助 于使接合物130所必须桥接的间隙162最小化。例如，在某些实施方案中，存储单元片的厚 度170能够等于大约50微米或更小，并且更优选地约为10微米。在存储单元片110与逻 辑单元片120的位置对换的其它封装配置(没有示出)中，逻辑单元片的厚度能够具有类 似的减小的厚度。在另外的实施方案中，在衬底腔中的单元片之一的位置能够有助于使分隔在衬底 及单元片上的接触件的距离最小化。在图2中示出了该实施方案的一种实例，其中图2示 出了本公开内容的类似于图IB的另一种实例电子封装100的横截面图。如图2所示，存储单元片110或逻辑单元片120中不直接与输入输出接触件132 互连的所述另一个单元片(例如，在本实例中为存储单元片110)能够基本上位于衬底105 的腔210中。因此，接合物130必须横贯的间隙162与图IB所示的实施方案相比被减小。 如在图2中所进一步示出的，腔210具有比基本上位于足够的深度212的腔210之内的那 一个存储单元片110 (或逻辑单元片，在其它情形中)的厚度170部分大的深度212，使得 存储单元片110不直接接触衬底105。这能够是有利的，因为它避免了在将单元片110、120 安装于衬底105上时对接合物130、微接合物150或单元片110、120的机械应力及破坏。在某些情形中，要在封装衬底105上获得i/o接触件132的期望的密度可能难以 实现，例如，因为单元片之一的厚度(例如，在图IA中的存储单元片110的厚度170)，或者，因为i/o接触件132的期望的精细间距(例如，20微米或更小的间距)难以在某些类型的 衬底105(例如，某些印制电路板的封装衬底)上使用可利用的工艺来形成。在这样的情形 中，使封装另外包括位于单元片对110、120与衬底105之间的插入体(interposer body) 能够是有利的。在此所使用的术语插入体涉及能够在上面形成高的接触间距的半导体层或半导体多层，例如，因为高分辨率的光刻及蚀刻工艺可用于所使用的具体的衬底(例如，硅 衬底)上。在图3中示出了该实施方案的一种实例，其中图3示出了本公开内容的类 似于图IB的另一种实例电子封装100的横截面图。封装100还包括具有通体孔 (through-body-vias)310的插入体305。在某些优选的实施方案中，插入体305能够包括 硅，或者有助于限定高密度的通体孔310的其它半导体材料。通体孔310具有终止于插入 体310的第一侧317的第一端315，以及终止于插入体305的第二侧322的第二相对的端 320。通体孔310的端315、320被用作在衬底105与单元片的垂直叠层153之间互连的内 部接触件。例如，通体孔310的第一端315能够与逻辑单元片210 (或者在其它实施方案中 与存储单元片110)上的外部单元片接触件135互连。通体孔310的第二端320能够连接 至与衬底105上的i/o接触件132接触的接合物130。通体孔310的第一端315与外部单 元片接触件135能够通过接合物325来互连，其中接合物325包括与前面针对与衬底105 上的i/o接触件132接触的接合物130所讨论的材料相同的材料，并被配置具有与前面针 对与衬底105上的i/o接触件132接触的接合物130所讨论的尺寸相似的尺寸。
本公开内容的插入体305的使用与其中逻辑单元片和存储单元片通过在插入件 (interposer)上的水平配置来互连的，或者，其中单元片通过位于单元片之间的插入件进 行垂直互连的电子封装形成对比。这样的封装配置的问题是它们可能由于在插入体中或在 插入体上存在长的水平的或垂直的通路迹线而引入在单元片对单元片的接触件之间或在 单元片对i/o的接触件之间的定时延迟。在某些实施方案中，通体孔310具有约为50微米或更小的直径330，而这又能够提 供约为100微米或更小的通体孔310的间距335。在某些情形中，直径330的范围约为40 至5微米范围，从而分别提供相应的间距335约为80 10微米范围。在某些情形中，通体 孔310的密度对应于插入体310的各个侧317、322的每平方毫米至少大约300。如在图3中所进一步示出的，在某些实施方案中，插入体305能够具有腔340。类 似于根据图2针对衬底腔210所讨论的，插入件腔340能够减小通体孔310的第一端315 与外部单元片接触件135之间的间隙距离345并由此减小之间的互连距离。例如，存储单 元片或逻辑单元片110、120中不直接与通体孔310的第一端315互连的另一个单元片(例 如，图3所示的存储单元片110)能够基本上位于插入体腔340中。插入体腔340能够具有 比基本上位于腔340中的存储单元片或逻辑单元片110、120的厚度部分(例如，存储单元 片厚度170的那部分)大的深度350。封装的实施方案，例如图1A-3所示的实例封装，能够包括任意数量的其它元件以 完成封装。例如，在某些实施方案中，例如图IA所示的，平表面107上的i/o接触件132能 够经由导电迹线175连接到一个或多个别的电元件180(例如，电源、电接地)和/或连接 到位于衬底105上或位于衬底105中的外部连接182。基于本公开内容，本领域技术人员应 熟悉封装100所能够包括的其它类型的元件。在某些实施方案中能够将封装100配置为用 于电信设备的存储及计算密集型的应用中的专用集成电路(ASIC)。另一种实施方案是一种制作电子封装的方法。图4示出了对在制作本公开内容的 一种电子封装(例如图1A-3所示出的任一电子封装)的方法400的一种实例实施方案中 的选择步骤进行说明的流程图。
伴随继续参考图1A-3，方法400包括提供存储单元片110的步骤405。存储单元 片110具有与位于存储单元片110的面118的外表面116上的存储单元片接触件114互连 的存储电路元件112。方法400还包括提供逻辑单元片120的步骤410。逻辑单元片120 具有与位于存储单元片110的面128的外表面126上的逻辑单元片接触件124互连的存储 电路元件122。方法400还包括使存储单元片接触件114与逻辑单元片接触件124互连使 得存储单元片110的面118与逻辑单元片120的面128相对的步骤415。方法400还包括 使在衬底105的平表面107上的i/o接触件132与在逻辑单元片120的面128或存储单元 片110的面118中的一个面上的外部单元片接触件135连的步骤420。该一个存储单元片 面118或逻辑单元片面128与衬底105的平表面107相对，而所述逻辑单元片面128或存 储单元片面118中的另一个则不直接连接到互连输入输出接触件135。 在方法400的某些实施方案中，步骤405中的提供存储单元片包括形成存储单元 片Iio的步骤422，这进而能够包括在存储单元片110的面118之上或之内形成存储电路 元件112的步骤425。类似地，提供逻辑单元片(步骤410)能够包括形成逻辑单元片120 的步骤430，这进而能够包括在逻辑单元片120的面128之上或之内形成逻辑电路元件122 的步骤432。本领域技术人员应熟悉在半导体工业中的能够用作步骤422-432的一部分的标 准工艺，包括在单元片之内或之上的存储电路及逻辑电路的制造，中间层金属及电介质层 的形成，以及有利于与单元片外部的其它元件互连的在单元片上的表面接触的形成(例 如，存储单元片接触件114、逻辑单元片接触件124、及外部单元片接触件135)。能够形成接 触件114、124以便获得期望的间距(例如，等于微接合物150之间的间距157)以有利于形 成每平方毫米期望的单元片对单元片的互连数，例如前面根据图1A-1C所讨论的。在方法400的某些实施方案中，在步骤415中将存储单元片接触件114与逻辑单 元片接触件124互连能够包括在接触件114、124之间形成微接合物150的步骤435。能够 形成微接合物150以获得期望的直径152及间距155以有利于形成每平方毫米的期望的单 元片对单元片的互连数，例如前面根据图1A-1C所讨论的。在某些情形中，作为步骤435的一部分，倒装芯片接合(flip-chip bonding)能够 被用来形成微接合物150。本领域技术人员应熟悉作为步骤435的一部分的工艺，以进行倒 装芯片接合，包括形成在存储单元片及逻辑单元片110、120的面118、128上的对准结构，以 有利于存储单元片接触件114与逻辑单元片接触件124正确对准。本领域技术人员应熟悉 同样作为步骤415的一部分的工艺，以使用微操作器(micro-manipulators)将一个单元片 倒装于另一单元片上，并通过例如焊球接合、压力接合、回流接合或热压接合来形成微接合 物 150。在方法400的某些实施方案中，在步骤420中的将输入输出接触件132与外部单 元片接触件135互连能够包括在接触件132、135之间形成接合物130。例如，倒装芯片接 合，类似于根据步骤415所描述的，能够被用作步骤420的一部分以形成接合物130，使得例 如焊球、压力接合、回流接合或热压接合与接触件132、135直接接触。方法400的某些实施方案还包括用电介质材料137来填充存储单元片110与逻辑 单元片120之间的间隙154的步骤440。在某些优选的实施方案中，步骤440在使单元片 110、120互连的步骤415之后执行。例如，作为步骤440的一部分，能够将足量的流体形态的电介质材料137 (例如环氧聚合物)引入间隙154并接着使其固化以形成固态的聚合物 使得存储单元片110和逻辑单元片120至少部分地通过电介质材料137保持在一起。在不 同的实施方案中，电介质材料137能够部分填充或者全部填充间隙154。方法400的某些实施方案还包括在衬底105中形成腔210的步骤445。例如，能够 对在衬底105的平表面107上的衬底105的一部分进行微机加工处理以形成腔210。或者 在其它实施方案中，能够在步骤445中使用湿法化学蚀刻、等离子体蚀刻、或活性离子蚀刻 工艺来去除例如半导体衬底(如硅衬底)的衬底105的一部分而形成腔210。在另外的实 施方案中，例如在衬底105包括多层封装衬底时，作为用来在衬底105的平表面107上限定 导电迹线175及i/o接触件132的光刻及蚀刻工艺的一部分，不同的层215、220(例如，在 图2所示的实施方案中的焊料掩模层215及金属层220)的一些部分能够在步骤445中去 除。在是否有腔210被形成于衬底105内的情形中，互连的步骤420还能够包括定位 存储单元片110或逻辑单元片120中不直接与输入输出接触件132互连的另一个单元片 (例如，图2所示的实施方案中的存储单元片110)使其基本上处于腔210中的步骤450。如 上文根据图2所指出的，这能够有利地减小将输入输出接触件132与外部单元片接触件135 互连所需的接合物130的尺寸。 方法400的一些实施方案还包括提供插入体305的步骤460。如前面根据图3所 讨论的，插入体305具有通体孔310，其中该通体孔310具有终止于第一侧317的第一端315 以及终止于插入体305的第二侧322的第二相对端320。在这样的实施方案中，使输入输出 接触件352互连的步骤420还能够包括使通体孔315的第一端315与逻辑单元片或存储单 元片110、120中的一个单元片(例如，图3中的逻辑单元片120)上的外部单元片接触135 互连的步骤465。在这样的实施方案中，使输入输出接触件352互连的步骤420还能够包括 步骤467，在该步骤467中使通体孔310的第二端320与在衬底105的平表面107上的i/o 接触件132互连，以完成在i/o接触132与单元片120的面128上的外部单元片接触件135 之间的互连(图3)。例如，步骤467能够包括将衬底105与插入体305倒装芯片接合在一 起，使得多个接合物130 (图3)直接地接触分立的成对的输入输出接触件132和通体孔310 的第二端320。方法400的某些实施方案还包括在由步骤440所提供的插入体305内形成腔340 的步骤470。插入体腔340能够通过与在步骤445中描述用于形成衬底腔210的工艺类型 相同的工艺来形成。在将腔340形成于插入体305内的这种实施方案中，使i/o接触件132 与外部单元片接触件135互连的步骤420能够包括将存储单元片110或逻辑单元片120中 不直接与输入输出接触件132互连的另外一个单元片(例如，图3所示的存储单元片110) 定位以使其基本上处于插入体的腔340内的步骤450。在某些实施方案中，在步骤465中的提供插入体305还包括步骤475，步骤475包 含蚀刻半导体层360 (例如，硅层)来为通体孔310形成穿过半导体层360的开口 365。在 希望获得与单元片110、120之一的高密度的互连的优选实施方案中，通孔开口 365具有50 微米或更小的直径330及大约100微米或更小的间距335。通孔开口 365能够在步骤477 中用金属(例如，铜)来填充，其中步骤477使用常规的化学物理或汽相沉积或电化学沉积 工艺。
与本申请相关的领域的技术人员会认识到可以对所描述 的实施方案进行其它或 进一步的增加、删减、替代及修改。
权利要求
一种电子封装，包括具有平表面的衬底；具有存储电路元件的存储单元片，所述存储电路元件与位于所述存储单元片的面的外表面上的存储单元片接触件互连；具有逻辑电路元件的逻辑单元片，所述逻辑电路元件与位于所述逻辑单元片的面的外表面上的逻辑单元片接触件互连，其中所述存储单元片接触件与所述逻辑单元片接触件互连使得所述存储单元片的所述面与所述逻辑单元片的所述面相对；以及将在所述衬底的所述平表面上的输入输出接触件与在所述逻辑单元片的所述面或所述存储单元片的所述面中的一个面上的外部单元片接触件互连的多个接合物，其中所述一个逻辑单元片面或所述存储单元片面与所述平表面相对，并且其中所述逻辑单元片面或所述存储单元片面中的另一个不直接与所述互连输入输出接触件相连接。
2.根据权利要求1所述的封装，其中所述存储单元片与所述逻辑单元片的中心部分互 连，并且所述外部单元片接触件位于所述逻辑单元片的所述面的所述外表面的周边部分。
3.根据权利要求1所述的封装，其中所述存储单元片或所述逻辑单元片中不与所述输 入输出接触件互连的所述另一个基本上位于所述衬底的腔中。
4.根据权利要求1所述的封装，还包括具有通体孔的插入体，该通体孔具有终止于所 述插入体的第一侧的第一端以及终止于所述插入体的第二侧的第二相对端，其中所述通体 孔的第一端与在所述逻辑单元片或所述存储单元片中的所述一个上的外部单元片接触件 互连，以及所述通体孔的所述第二端与所述接合物连接。
5.根据权利要求4所述的封装，其中所述存储单元片或所述逻辑单元片中不与所述通 体孔的所述第一端互连的所述另一个基本上位于所述插入体的腔中。
6.根据权利要求1所述的封装，其中在所述衬底的所述平表面上的所述输入输出接触 件通过导电迹线电耦连至在所述衬底之上或之内的一个或更多个电元件或外部连接。
7.一种制作电子封装的方法，包括以下步骤提供存储单元片，所述存储单元片具有存储电路元件，所述存储电路元件与位于所述 存储单元片的面的外表面上的存储单元片接触件互连；提供逻辑单元片，所述逻辑单元片具有逻辑电路元件，所述逻辑元件与位于所述逻辑 单元片的面的外表面上的逻辑单元片接触件互连；将所述存储单元片接触件与所述逻辑单元片接触件互连使得所述存储单元片的所述 面与所述逻辑单元片的所述面相对；以及将在衬底的平表面上的输入输出接触件与在所述逻辑单元片的所述面或所述存储单 元片的所述面中的一个上的外部单元片接触件互连，其中所述一个逻辑单元片面或所述存 储单元片面与所述平表面相对，并且其中所述逻辑单元片面或所述存储单元片面中的另一 个不直接与所述互连输入输出接触件相连接。
8.根据权利要求7所述的方法，还包括以下步骤在所述衬底中形成腔，并且所述互连 步骤还包括将所述存储单元片或所述逻辑单元片中不与所述输入输出接触件互连的所述 另一个定位到基本上处于所述腔中。
9.根据权利要求7所述的方法，还包括以下步骤提供具有通体孔的插入体，该通体孔具有终止于所述插入体的第一侧的第一端以及终 止于所述插入体的第二侧的第二相对端；将所述通体孔的所述第一端与所述一个逻辑单元片或存储单元片上的所述外部单元 片接触件互连；以及将所述输入输出接触件与所述通体孔的所述第二端进行所述互连。
10.根据权利要求9所述的方法，还包括以下步骤在所述插入体中形成腔，并且将所 述通体孔的所述第一端与所述外部单元片接触件互连的步骤包括将所述存储单元片或所 述逻辑单元片中不与所述输入输出接触件互连的所述另一个定位于基本上处于所述插入 体中。
全文摘要
本发明涉及一种三维电子封装(100)，包括具有平表面(107)的衬底(105)、存储单元片(110)及逻辑单元片(120)。存储电路元件(112)与位于存储单元片的面(118)的外表面(116)上的存储单元片接触件(114)互连。逻辑电路元件(122)与位于逻辑单元片的面(128)的外表面(126)上的逻辑单元片接触件(124)互连。存储单元片接触件与逻辑单元片接触件互连使得存储单元片的面与逻辑单元片的面相对。多个接合物(130)使在衬底的平表面上的输入输出接触件(132)与在逻辑单元片的面或存储单元片的面中的一个面上的外部单元片接触件(135)互连。一个面与平表面相对，另一个面不直接与互连的输入输出接触件连接。
文档编号H01L21/60GK101847621SQ20101014925
公开日2010年9月29日 申请日期2010年3月25日 优先权日2009年3月25日
发明者J·P·伯利森, J·奥森巴赫, J·帕林提, S·莫伊尼恩 申请人:Lsi公司