专利名称：半导体器件和制造半导体器件的方法
技术领域：
本发明涉及一种具有如TMR(隧道磁致电阻)那样的存储器件的半导体器件，以及其制造方法。
背景技术：
MRAM是一种通过用电子具有的自旋来存储信息而保持数据的存储器，并且形成电路以便可能进行随机存取。有一种使用GMR(巨型磁致电阻)、TMR和CMR(庞大磁致电阻) 作为基本物理现象的类型。TMR是一种使用以两层磁膜将一个绝缘层夹在中间的结构中所观察的电阻变化现象的类型。在将一个绝缘层夹在中间的上和下磁层的自旋状态下，流过上磁层-绝缘层-底磁层的电流(即TMR的电阻)发生变化。当上和下磁层的两个自旋状态平行时，电阻变小， 而如果为逆平行时，电阻变大。电阻的这个变化能执行信息存储。有作为文献的专利参考 1，它公开了具有这样TMR元件的磁存储设备，以及其制造方法。还有称为如TMR元件相同结构的元件的MTJ(磁致隧道结)元件的结构。在下文，“TMR元件”不仅包括TMR元件，而且在本申请说明书内广泛地包括MTJ元件。[专利参考1]日本未审专利公开No. 2003-243630
发明内容
然而，当对形成TMR元件的TMR膜(将一个绝缘层夹在中间的上和下磁层)的下引出电极(LS(局部带))进行处理时，有一个问题，即发生通过TMR膜的上侧和下侧的磁层的漏泄电流，并且变得不可能使TMR膜固定为预定电阻变化率，而且正常存储操作变得不可能，并且通过对TMR膜的上和下磁层的沉积材料进行蚀刻，由于外界物质的沉积，将使存储器精度退化。本发明为了解决上述问题而实现。它致力获得具有一种存储单元的半导体器件， 以及其制造方法，这种存储单元包括TMR膜，利用它不会使存储器精度退化。按照关于本发明的权利要求1的半导体器件具有一个存储单元，它在一个半导体衬底上方形成，并且包括一个TMR膜及一个上电极和一个下电极的层叠结构，上电极在下电极上方的部分中形成；一个对于存储单元至少覆盖下电极的上表面和TMR膜的侧表面而形成的抗氧化膜；和一个在抗氧化膜上方形成的氧化膜。按照关于本发明的权利要求6的半导体器件具有一个存储单元，它在一个半导体衬底上方形成，并且包括一个TMR膜及一个上电极和一个下电极的层叠结构，上电极在下电极上方的部分中形成；一个在平面图中与TMR膜分开预定距离并且在下电极下方形成的读线；和一个在读线上方形成并且将读线和下电极电连接的金属插件。按照关于本发明的权利要求8的半导体器件具有一个存储单元，它在一个半导体衬底上方形成，并且包括一个TMR膜及一个上电极和一个下电极的层叠结构，上电极在下电极上方的部分中形成；其中上电极是一个使用与下电极相同的材料形成的硬掩模层，它具有导电性，并且它的厚度为30nm至lOOnm。按照关于本发明的权利要求9的半导体器件的制造方法具有步骤(a)在一个半导体衬底上方形成一个TMR膜及一个上电极和一个下电极的层叠结构，上电极在下电极上方的部分中形成；(b)使上电极和TMR膜构图；(c)形成一个覆盖下电极、上电极和TMR膜的第一抗氧化膜；(d)在第一抗氧化膜覆盖上电极和TMR膜之后，使第一抗氧化膜和下电极构图；和(e)在整个表面中形成一个氧化膜。按照关于本发明的权利要求14的半导体器件的制造方法具有步骤(a)在一个半导体衬底上方形成一个读线；(b)在读线上方形成一个夹层绝缘膜；(c)形成一个穿透读线上方的夹层绝缘膜的通孔；(d)形成一个嵌入通孔的金属插件；和(e)在包括通孔的夹层绝缘膜上方形成一个下电极、一个TMR膜和一个上电极的层叠结构；其中下电极通过金属插件与读线电连接，而且还包括步骤(f)使上电极和TMT膜构图；其中使构图之后的TMR膜形成为在平面图中与读线分开预定距离。按照关于本发明的权利要求16的半导体器件的制造方法具有步骤(a)在半导体衬底上方形成一个下电极、一个TMR膜和一个上电极的层叠结构；(b)使上电极构图；和 (c)将上电极用作一个硬掩模层，使TMR膜构图。按照关于本发明的权利要求17的半导体器件具有一个第一夹层绝缘膜，其在一个半导体衬底之上形成；一个下层布线，穿透第一夹层绝缘膜并且选择地形成；和一个第二夹层绝缘膜，在包括下层布线的第一夹层绝缘膜上方形成；其中第二夹层绝缘膜具有一个通孔，在那里下层布线的至少一部分构成底部；而且还包括一个下电极，在通孔的底部和侧表面及在第二夹层绝缘膜上方形成；其中下电极通过通孔与下层布线电连接；而且还包括一个TMR元件，在下电极上方的部分上方选择地形成，并且包括一个TMR膜和一个上电极的层叠结构；和一个绝缘膜，在包括通孔的内部的下电极上方形成；其中绝缘膜和下电极两者沿一致方向在第二夹层绝缘膜上方具有一个侧表面；并且下电极的侧表面沿一致方向与绝缘膜的侧表面相对应，或下电极的侧表面由绝缘膜压下。按照关于本发明的权利要求沈的半导体器件的制造方法具有步骤(a)在一个半导体衬底之上形成一个第一夹层绝缘膜；(b)选择地形成一个下层布线，穿透第一夹层绝缘膜；(c)在包括下层布线的第一夹层绝缘膜上方形成一个第二夹层绝缘膜；和(d)形成一个通孔，穿透下层布线上方的第二夹层绝缘膜；其中通孔的底部成为下层布线的至少一部分；而且还包括步骤(e)在通孔的底部和侧表面及第一夹层绝缘膜上方形成一个下电极； 其中下电极通过通孔与下层布线电连接；而且还包括步骤(f)在第二夹层绝缘膜上方的下电极上方选择地形成一个TMR元件，用作一个TMR膜和一个上电极的层叠结构；(g)在包括通孔的下电极上方形成一个绝缘膜；(h)在绝缘膜上方形成一个构图的抗蚀剂；(i)通过将抗蚀剂用作掩模而同时蚀刻下电极和绝缘膜，并且使下电极和绝缘膜构图；和(j)除去抗蚀剂。因为至少覆盖下电极的上表面和TMR膜的侧表面，并且形成抗氧化膜，所以当在一个抗氧化膜上形成一个氧化膜时，按照权利要求1的半导体器件能确实地抑制下电极的上表面和TMR膜的侧表面氧化。结果，能得到具有一个TMR膜的存储单元，利用它不会使存储器精度退化。因为读线和下电极通过一个金属插件电连接，所以与读线和下电极直接电连接的情况比较，按照权利要求6的半导体器件执行这样效果，能以足够平度形成一个下电极，并且能以足够精度形成一个存储单元。按照权利要求8的半导体器件能将一个上电极用作一个硬掩模，并且因为单独地形成一个硬掩模的步骤变得不必要，所以它能致力于简化制造过程。因为以30nm至IOOnm 相对薄的厚度形成上电极，所以能致力于使在上电极形成时施加于TMR膜的应力得到释放，并且TMR膜的磁性不降级。因为使用相同材料形成上电极和下电极，所以当将上电极用作硬掩模层而蚀刻TMR膜时，下电极能操作为蚀刻阻止器。按照权利要求9的半导体器件的制造方法在步骤(C)形成第一抗氧化膜，其至少覆盖下电极的上表面和侧表面及TMR膜的侧表面。因此，当在步骤(e)在第一抗氧化膜上形成一个氧化膜时，它能确实地抑制下电极的上表面和侧表面及TMR膜的侧表面氧化。结果，能得到具有一个TMR膜的存储单元，利用它不会使存储器精度退化。因为在按照权利要求14的半导体器件的制造方法中，在步骤(d)将金属插件嵌入通孔，所以执行这样的效果，能在一个夹层绝缘膜上以足够的平度形成一个下电极，而不受通孔的影响，并且能以足够精度形成一个存储单元。在步骤(c)，因为通过将一个上电极用作一个硬掩模层，使单独地形成一个硬掩模的步骤变得不必要，所以按照权利要求16的半导体器件的制造方法能致力于简化制造过程。因为以30nm至IOOnm的相对薄的厚度形成上电极，所以能致力于使在上电极形成时施加于TMR膜的应力得到释放，并且TMR膜的磁特性不降级。因为使用相同材料形成上电极和下电极，所以当将上电极用作硬掩模层而蚀刻TMR膜时，下电极能操作为一个蚀刻阻止器。关于按照本发明的权利要求17的半导体器件，在一个通孔中的下电极上形成绝缘膜。因此，因为在下电极处理之后的制造过程中，通过与处理绝缘膜同时地处理下电极， 使通孔中的下电极受到绝缘膜的保护，所以能避免对通孔下方的下层布线的损坏，并且能致力于提高产量。因为下电极的侧表面沿一致方向与绝缘膜的侧表面相对应，或变为从绝缘膜压下，所以即使同时处理绝缘膜和下电极，也不会对下电极的工作形状有不良影响。在步骤(i)，按照本发明的权利要求沈的半导体器件的制造方法通过将抗蚀剂用作掩模而同时地蚀刻下电极和绝缘膜，并且使下电极和绝缘膜构图。因此，因为在步骤(i) 执行之后通孔中的下电极受到绝缘膜保护，所以在步骤(j)运行阶段，能避免对通孔下方的下层布线的损坏，并且能致力于提高所完成半导体器件的产量。根据本发明的另一实施例的半导体器件，包括第一夹层绝缘膜，在半导体衬底之上形成；下层布线，穿透所述第一夹层绝缘膜，并且选择地形成；和第二夹层绝缘膜，在包括所述下层布线的所述第一夹层绝缘膜上方形成；其中，所述第二夹层绝缘膜具有通孔，在那里所述下层布线的至少一部分构成底部；而且还包括下电极，在所述第二夹层绝缘膜上方形成；其中所述下电极通过所述通孔与所述下层布线电连接；而且还包括TMR元件，在所述下电极上方的一部分的上方选择地形成，并且包括TMR膜和上电极的层叠结构；以及绝缘膜，在所述下电极上方形成；其中，在所述第二夹层绝缘膜上方，所述绝缘膜和所述下电极这两者均在同一方向具有侧表面；并且所述下电极的侧表面从所述绝缘膜凹下而形成； 而且还包括端部氧化区，该端部氧化区邻接所述下电极的侧表面，并且形成在绝缘膜下部分。根据本发明的另一实施例的制造半导体器件的方法，包括步骤(a)在半导体衬底之上形成第一夹层绝缘膜；(b)选择地形成下层布线，穿透所述第一夹层绝缘膜；(c)在包括所述下层布线的所述第一夹层绝缘膜上方，形成第二夹层绝缘膜；和(d)形成通孔，穿透所述下层布线上方的所述第二夹层绝缘膜；(e)在所述第一夹层绝缘膜上方，形成下电极；其中所述下电极通过所述通孔与所述下层布线电连接；而且还包括步骤(f)在所述第二夹层绝缘膜上方的所述下电极上方选择地形成TMR元件，该TMR元件为TMR膜和上电极的层叠结构；(g)在所述下电极上方形成绝缘膜；(h)在所述绝缘膜上方形成构图的抗蚀剂；(i)通过将所述抗蚀剂用作掩模，同时蚀刻所述下电极和所述绝缘膜，并且使所述下电极和所述绝缘膜构图；和(j)除去所述抗蚀剂；其中所述步骤(j)包括灰化处理，并且通过灰化处理从所述下电极的侧表面的部分氧化，形成端部氧化区。
图1是表示MRAM的存储单元部分的平面结构的平面图，它是本发明的实施例1的半导体器件；图2是表示图1的A-A截面的横截面图；图3是表示实施例1的MRAM的全部层中的截面结构的横截面图；图4 (a)至图沈(d)是表示实施例1的MRAM的制造方法的横截面图；图27是表示MRAM的存储单元部分的平面结构的平面图，它是本发明的实施例2 的半导体器件；图观是表示图27的A-A截面的横截面图；图四是表示实施例2的MRAM的全部层中的截面结构的横截面图；图30 (a)至图44 (d)是表示实施例2的MRAM的制造方法的横截面图；图45是表示MRAM结构的轮廓的说明图；图46是表示与MRAM的存储器件、上Cu布线和下Cu布线的连接关系的细节的横截面图；图47至图49是表示用于获得通孔LS连接结构的LS步骤的横截面图；图50是表示MRAM的存储单元部分的结构的横截面图，它是本发明的实施例3的半导体器件；图51是表示实施例3的半导体器件的效果的横截面图；图52是表示TMR元件的抗磁力与绝缘膜的形成温度的曲线图；图53是表示TMR元件的各向异性磁场与绝缘膜的形成温度的曲线图；图M和图55是表示实施例3的半导体器件的效果的横截面图；图56是表示实施例3的其他方式的横截面图；和
图57至图63 (b)是表示实施例3的MRAM的制造方法的部分的横截面图。
具体实施例方式(实施例1)(结构)图1是表示MRAM的存储单元部分的平面结构的平面图，它是本发明的本实施例1 的半导体器件，以及图2是表示图1的A-A截面的横截面图。如图1所示，了1 膜四假定为纵长形，其中在平面图中四角为圆形。如图2所示， 在TMR膜四之下形成TMR下电极28，并且在TMR膜四上形成TMR上电极31。存储单元MC 包括这些TMR下电极观、TMR膜四和TMR上电极31。为了说明方便，在本说明书中可能将 TMR膜四和TMR上电极31合并，并且可能将它表达为TMR元件5。TMR膜四例如包括从上部开始的一个铁磁层、一个非磁层和一个铁磁层的层叠结构。铁磁层包括磁膜，它例如包括 NiFe, CoFeB和Cc^e，以及非磁层例如包括铝膜或氧化镁。图3(a)、图3(b)和图3(c)是表示实施例1的MRAM的全部层的截面结构的横截面图。图3(a)与图1的A-A截面等效，图3(b)与图1的B-B截面等效，以及图3 (c)与图 1的C-C截面等效。在下文，参考图1至图3(c)说明实施例1的MRAM的结构。在半导体衬底100的上层部分中选择地形成元件隔离区2，并且元件隔离区2与2 之间的阱区Iw起晶体管形成区的作用。在上述晶体管形成区中，跨越沟道区Ic形成一对源/漏区14和14，在沟道区Ic上层叠栅绝缘膜11和栅电极12，以及在栅电极12的侧表面中形成2层结构的侧壁13。分别在源/漏区14和栅电极12上形成硅化钴区15。通过这些沟道区lc、栅绝缘膜11、栅电极12、侧壁13和源/漏区14，形成在读出时候用于选择的MOS晶体管Q1。将包括MOS晶体管Ql的全部半导体衬底100上部分表面覆盖，并且形成包括一个 SiO2等的氧化膜的夹层绝缘膜16。穿透夹层绝缘膜16，形成接触插件17，并且使它与一对源/漏区14和14中的一个硅化钴区15电连接。在夹层绝缘膜16上，层叠氮化膜41和包括一个氧化膜的夹层绝缘膜18，选择地形成Cu布线19，其穿透氮化膜41和夹层绝缘膜18，以及使1的Cu布线19与接触插件17电连接。在包括Cu布线19的夹层绝缘膜18上，层叠氮化膜42及包括一个氧化膜的夹层绝缘膜20和21。形成穿透氮化膜42和夹层绝缘膜20的微孔52，和穿透夹层绝缘膜21的布线孔62，并且在微孔52和布线孔62中嵌入形成Cu布线22。使Cu布线22与Cu布线19 电连接(以上1的Cu布线19与接触插件17电连接)。在包括Cu布线22的夹层绝缘膜21上，层叠氮化膜43及包括一个氧化膜的夹层绝缘膜23和M。穿透氮化膜43和夹层绝缘膜23形成微孔53，穿透夹层绝缘膜M形成布线孔63，并且在微孔53和布线孔63中嵌入形成Cu布线25 (读线25r，数字线25d)。使读线25r与Cu布线22 (Cu布线22位于接触插件17上)电连接。在包括Cu布线25的夹层绝缘膜M上，层叠包括一个氮化膜的夹层绝缘膜26a和包括一个氧化膜的夹层绝缘膜26b。在平面图中与读线25r的形成区的一部分相对应的夹层绝缘膜26a和26b中，形成通孔9。通过在夹层绝缘膜26b及通孔9的底部和侧表面上选择地形成TMR下电极观，使TMR下电极观与读线25r电连接。因为TMR下电极观包括钽 (Ta)，其具有与TMR膜四的晶格相近的晶格距，所以它能减小在TMR膜四上产生的畸变。 TMR下电极观可以称为引出布线(LS (局部带))，它与读线25r和TMR膜四电连接。在平面图中与数字线的25d的形成区的部分中的TMR下电极28上相对应的区中， 选择地形成TMR元件5 (TMR膜29，TMR上电极31)。TMR上电极31由30nm至IOOnm厚的钽 (Ta)形成，并且在制造过程的时候也起一个硬掩模的作用。而且在TMR元件5的整个表面和TMR下电极观的上表面上形成包括LT(低温)-SiN的夹层绝缘膜30。形成覆盖包括TMR下电极28的侧表面的整个表面并且包括 LT-SiN的夹层绝缘膜32。形成覆盖整个表面并且包括SiO2的夹层绝缘膜33。在夹层绝缘膜33的上层部分中选择地形成用作位线的Cu布线34。在平面图中其中形成TMR元件5的区的部分中，穿透夹层绝缘膜30、夹层绝缘膜32和夹层绝缘膜33，并且形成通孔40。通过在这个通孔40中也嵌入Cu布线；34，使Cu布线；34和TMR上电极31 电连接。而且在包括Cu布线34的夹层绝缘膜33上的整个表面上，形成钝化膜35。实施例1的MRAM假定为以上结构，并且具有以下所示的第一和第二特征。第一特征是除从LT-SiN形成的夹层绝缘膜30之外，它还用夹层绝缘膜32覆盖 TMR下电极28的上表面和侧表面的全部及TMR元件5的侧表面。虽然在沉积包括SW2的夹层绝缘膜33的时候，包括LT-SiN的夹层绝缘膜30和 32起抗氧化膜的作用，但是仅在夹层绝缘膜30的情况下，当TMR膜四的侧表面变薄时，它有时难以足够地起抗氧化膜的作用。然而，在实施例1中，通过用两层的夹层绝缘膜30和 32保护TMR膜29，能展示足够的抗氧化功能。因为将TMR下电极28的上表面和侧表面覆盖，并且形成夹层绝缘膜30和32，所以对于TMR下电极观也能展示足够的抗氧化功能。另外，因为在处理TMR下电极28的时候夹层绝缘膜30覆盖了 TMR元件5的全部侧表面，所以通过确实地保护存储单元MC的侧表面，特别是了1 膜四，它能防止由蚀刻沉积材料而引起外界物质粘附，以及漏泄电流发生。因为在小于300°C的比较低温度下形成LT-SiN，所以在制造夹层绝缘膜30和32 的时候不会使TMR膜四的磁性降级。第二特征是在制造过程的时候通过将30nm至IOOnm厚的Ta用作TMR上电极31，
使得有可能用作一个硬掩模的要点。按照本第二特征，TMR上电极31能用作一个硬掩模，单独地形成一个硬掩模的步骤变得不必要，并且能致力于简化制造过程。因为TMR上电极31的厚度由比较薄的30nm 至IOOnm的厚度形成，所以能致力于使在形成TMR上电极31时施加于TMR膜四的应力得到释放，并且不会使TMR膜四的磁性降级。通过用相同材料(Ta)形成TMR下电极28和TMR上电极31，当通过将TMR上电极 31用作掩模来处理TMR时，使TMR下电极28起阻止器的作用，并且获得能以足够图形形成精度而形成TMR膜四的效果。(制造方法)图4(a)至图^(d)是表示实施例1的MRAM的制造方法的横截面图。在这些图中， “ (a) ”与图1的A-A截面等效，“ (b) ”与图1的B-B截面等效，以及“(c) ”与图1的C-C截面等效。图12(a)至图沈((1)中的“(d)”表示外围电路部分的截面。在下文，参考这些图
10说明实施例1的MRAM的制造方法。首先，如图4(a)至图4(c)所示，在半导体衬底100的上层部分中选择地形成元件隔离区2。元件隔离区2与2之间的半导体衬底100的上层部分成为活性区1，其中形成晶
体管等。而且如图5(a)至图5(c)所示，在半导体衬底100的上层部分中通过引入第一导电型的杂质，形成阱区1 。其次，如图6 (a)至图6 (c)所示，在阱区Iw上形成栅绝缘膜11，并且在栅绝缘膜 11上选择地形成栅电极12。在栅电极12之下的阱区Iw的前表面指定为沟道区lc。然后，如图7 (a)至图7 (c)所示，与栅电极12自对准地注入和扩散第二导电型(与第一导电型相对的导电型)的杂质，并且在栅电极12的侧表面中形成2层结构的侧壁13 之后，与栅电极12和侧壁13自对准地注入和扩散第二导电型的杂质。这样在沟道区Ic附近形成具有一个延伸区的源/漏区对14和14。结果，形成包括沟道区lc、栅绝缘膜11、栅电极12和源/漏区14的MOS晶体管Ql。其次，如图8(a)至8 (c)所示，分别在源/漏区14和14及栅电极12的前表面上形成硅化钴区15。然后，如图9(a)至图9(c)所示，在整个表面中形成夹层绝缘膜16，穿透夹层绝缘膜16，并且选择地形成接触插件17。这个接触插件17与一对源/漏区14和14中的一个硅化钴区15电连接。如图10所示，在整个表面上层叠氮化膜41和夹层绝缘膜18(它是一个氧化膜)， 在其上穿透氮化膜41和夹层绝缘膜18，并且在其中选择地形成Cu布线19。结果，使Cu布线19的一部分与接触插件17电连接。因而，形成作为第一层金属布线的Cu布线19。然后，如图11(a)至图11(c)所示，通过整个表面层叠氮化膜42及夹层绝缘膜20 和21 (它是一个氧化膜)，在其上穿透氮化膜42和夹层绝缘膜20，并且在其中选择地形成微孔52。穿透包括微孔52的区上的夹层绝缘膜21，选择地形成布线孔62，在此之后，嵌入微孔52和布线孔62，并且形成Cu布线22。使Cu布线22与Cu布线19电连接(Cu布线19 与接触插件17电连接)。因而，使用镶嵌技术形成作为第二层金属布线的Cu布线22。然后，如图12(a)至图12(d)所示，形成氮化膜43及夹层绝缘膜(它包括一个氧化膜)23和对，在整个表面上穿透氮化膜43和夹层绝缘膜23，并且在其中选择地形成微孔 53。穿透包括微孔53的区上的夹层绝缘膜M穿透，并且选择地形成布线孔63。然后，嵌入微孔53和布线孔63，并且形成Cu布线25 (读线25r，数字线25d)。而且使读线25r与Cu 布线22电连接。因而，使用镶嵌技术形成作为第三层金属布线的Cu布线25。如图12(d)所示，而且在一个外围区中，在半导体衬底100上形成与MOS晶体管Ql 等效的MOS晶体管Q2，在各第一至第三层金属布线中形成Cu布线19、Cu布线22和Cu布线25。然后，如图13 (a)至13 (d)所示，在整个表面中形成夹层绝缘膜26a和^b，穿透存储单元部分中读线25r的区上的部分，并且选择地形成通孔9。而且如图14(a)至图14(d)所示，在整个表面上层叠应该构成TMR下电极观、TMR 膜四和TMR上电极31的层。在这种情况下，通过在通孔9的底部和侧表面中形成TMR下电极28，使TMR下电极28与读线25r电连接。
在这种情况下，通过形成30nm至IOOnm比较薄的厚度的上电极31，能致力于使在 TMR上电极31形成时施加于了1 膜四的应力得到释放，并且不会使TMR膜四的磁性降级。 如上所述，TMR下电极28和TMR上电极31用Ta作为构造材料，例如，它们由溅射技术形成。然后，如图15(a)至图15(d)所示，在使用未说明的构图的抗蚀剂使TMR上电极31 构图之后，通过使构图的TMR上电极31制成一个硬掩模，对TMR膜四进行蚀刻，并且完成 TMR元件5。在蚀刻情况下，包括如TMR上电极31相同Ta的TMR下电极28起蚀刻阻止器的作用。因而，因为通过将TMR上电极31用作一个硬掩模而使单独地形成硬掩模的步骤变得不必要，所以能致力于简化制造过程。在用一个抗蚀剂掩模进行蚀刻的时候，通过灰化和净化处理以使TMR膜四的抗蚀剂除去，而不使破坏元件特性的有机物质系的沉积材料粘附在TMR膜四等的侧壁上，也不会有磁膜的降级。其次，如图16(a)至图16(d)所示，通过小于300°C的低温条件在整个表面中形成包括LT-SiN的夹层绝缘膜30，并且如图17(a)至图17(d)所示，形成抗蚀剂45，其构图为可以仅覆盖存储单元的形成区。而且如图18(a)至图18(d)所示，通过将构图的抗蚀剂45用作一个掩膜，对TMR 下电极观和夹层绝缘膜30进行蚀刻，使TMR下电极观构图，并且如图19(a)至图19(d) 所示，除去抗蚀剂45。这里，在将构图的抗蚀剂45用作一个掩膜而对夹层绝缘膜30进行蚀刻，并且除去抗蚀剂45之后，通过使夹层绝缘膜30作为一个硬掩膜而可以使TMR下电极观构图。从而，能仍以高精度使TMR下电极观构图。其次，如图20(a)至图20(d)所示，通过小于300°C的低温条件在整个表面中形成包括LT-SiN的夹层绝缘膜32。结果，用夹层绝缘膜30和32覆盖TMR膜四和TMR下电极 28的侧表面区。其次，如图21(a)至图21(d)所示，在整个表面中形成包括SiO2的夹层绝缘膜33。 在这种情况下，因为TMR膜四的侧表面区用夹层绝缘膜30和32加以覆盖，所以在形成夹层绝缘膜33的时候能完全地展示抗氧化功能。因此，在形成夹层绝缘膜33的时候不会损坏TMR膜四。因为TMR下电极28的上表面和侧表面被覆盖，并且形成了夹层绝缘膜30和 32，所以也对TMR下电极28展示出足够的抗氧化功能。因为作为夹层绝缘膜30和32的形成材料的LT-SiN是通过比较低的低于300°C的低温条件而形成的，所以不会使TMR膜四的磁性降级。然后，如图22 (a)至图22 (d)所示，通过对夹层绝缘膜33执行CMP处理而实行夹层绝缘膜33的整平。然后，如图23(a)至图23(d)所示，在TMR元件5的上部分形成穿透夹层绝缘膜33 的通孔39。如图23(d)所示，在外围区中Cu布线25的部分的上层中形成通孔49。而且如图至图M(d)所示，对位线形成选择地实行夹层绝缘膜33的蚀刻除去。在这种情况下，还实行通孔39之下的夹层绝缘膜30和32的蚀刻除去，并且形成通孔 40。实行通孔49之下的夹层绝缘膜30和32的蚀刻除去，并且形成通孔50。其次，如图25(a)至图25(d)所示，通过对包括通孔40和50的已经实行蚀刻除去的夹层绝缘膜33的区嵌入Cu布线34，形成位线。结果，在存储电路区中，使Cu布线34通过通孔40与TMR元件5 (TMR上电极31)电连接，并且使Cu布线34与外围电路区中的Cu 布线25电连接。因而，形成作为第四层金属布线的Cu布线34。最后，如图^(a)至图^(d)所示，通过在整个表面中形成钝化膜35，完成实施例 1的MRAM (包括一个外围电路)。虽然在实施例1中表示了在第三层和第四层金属布线中形成存储单元电路(存储单元MC、位线(Cu布线34)等)的例子，但是它可以制成为在第一层和第二层金属布线部分的部分中形成存储单元电路。它可以由五层或更多层形成。(实施例2)(结构)图27是表示MRAM的存储单元部分的平面结构的平面图，它是本发明的实施例2 的半导体器件，以及图观是表示图27的A-A截面的横截面图。图^(a)至图^(c)是表示在实施例2的MRAM的全部层中的截面结构的横截面图，图^(a)与图27的A-A截面等效，图四㈦与图27的B-B截面等效，以及图四(c)与图27的C-C截面等效。在下文，参考图27至图四(c)说明实施例2的MRAM的结构。因为从半导体衬底100至作为第三层金属布线的Cu布线25的结构，和从夹层绝缘膜33至钝化膜35的结构与如图1至图3(c)所示的实施例1的MRAM的那样结构相同，所以省略说明。在包括Cu布线25的夹层绝缘膜M上，层叠夹层绝缘膜^a和沈、在平面图中与读线25r的形成区的部分相对应的夹层绝缘膜26a和^b中，形成通孔9，将这个通孔9填满，并且形成Cu插件10。在包括Cu插件10的夹层绝缘膜26b上，选择地形成TMR下电极28。因此，使TMR 下电极28通过Cu插件10与读线25r电连接。TMR下电极28包括钽(Ta)，以便与TMR膜四取得晶格的一致性。TMR下电极观可以称为引出布线(LS(局部带))，它将读线25ι 和 TMR膜四电连接。在平面图中在TMR下电极28上与数字线25d的形成区的部分相对应的区，选择地形成TMR元件5 (TMR膜29，TMR上电极31)。TMR上电极31由30nm至IOOnm厚的钽(Ta) 形成，并且在制造过程时也起硬掩模的作用。而且在TMR元件5的整个表面和TMR下电极28的上表面上，形成由LT-SiN形成的夹层绝缘膜30。将包括TMR下电极28的侧表面的整个表面覆盖，并且形成包括LT-SiN 的夹层绝缘膜32。形成将整个表面覆盖并且包括SiO2的夹层绝缘膜33。实施例2的MRAM假定以上结构，具有与上述实施例1相同的第一和第二特征，并且执行如实施例1相同的效果。实施例2的MRAM具有以下第三特征。在通孔9中嵌入并形成Cu插件10，并且第三特征是致力于通过这个Cu插件10而在TMR下电极28与读线25r之间的电连接的要点。因为通过具有第三特征而在通孔9中嵌入Cu插件10，所以执行这样效果，能以足够平度形成TMR下电极观，而不受通孔9影响，并且能以足够精度形成存储单元MC。在下文，与实施例1的结构比较，说明上述效果。因为在实施例1的情况下也在通孔9中形成TMR下电极28，随着通孔9与TMR元件5的形成位置之间的距离变近，TMR下电极28的平度在通孔9的影响下而恶化。另一方面，应用实施例2的结构，因为在通孔9中嵌入Cu插件10，并且在通孔9中不形成TMR下电极28，而与通孔9和TMR元件5的距离无关，所以能以足够的平度形成TMR 下电极观。也就是，实施例2的结构更适合微型制造。在Cu插件10右上(即读线25r的上部)形成TMR元件5的其他结构认为是与实施例2的结构接近的结构。如在Cu插件10上形成的具有上述其他结构的TMR下电极观相对，应用实施例2的结构，在夹层绝缘膜26b上形成TMR下电极观，并且能使实施例2的结构以足够的平度形成TMR下电极观。因为在上述其他结构的情况下，与读线25d直接位于TMR元件5之下有关，数字线25r和TMR元件5的距离不可避免地变远，所以也具有一个使写入缺陷趋于产生的减小表面。(制造方法)图30(a)至图44(d)是表示实施例2的MRAM的制造方法的横截面图。在这些图中，“ (a) ”表示图27的A-A截面，“ (b) ”表示图27的B-B截面，“ (c) ”表示图27的C-C截面，以及“(d) ”表示外围电路部分的截面。在下文，参考这些图说明实施例2的MRAM的制
造方法。在经过由实施例1的图4(a)至图12(d)所示的步骤之后，如图30所示，在整个表面中形成夹层绝缘膜26a和穿透存储单元部分中读线25r的区上的部分，并且选择地形成通孔9。然后，如图31(a)至图31(d)所示，使用镶嵌技术将通孔9填充，并且形成Cu插件 10。而且如图32(a)至图32()所示，在整个表面上层叠应该构成TMR下电极观、TMR 膜四和TMR上电极31的层。在这种情况下，使TMR下电极28通过Cu插件10与读线25r 电连接。通过形成30nm至IOOnm比较薄的厚度的上电极31，能致力于使在形成TMR上电极 31时施加于TMR膜四的应力得到释放，并且不会使TMR膜四的磁性降级。如上所述，TMR 下电极28和TMR上电极31用Ta作为构造材料，例如，它们由溅射技术形成。因为如上所述在通孔9中不形成TMR下电极观，所以在夹层绝缘膜26b和Cu插件 10上能以足够平度形成TMR下电极28。然后，如图33(a)至图33(d)所示，在使TMR上电极31构图之后，通过将构图的 TMR上电极31作为一个硬掩模，对TMR膜四进行蚀刻，并且完成TMR元件5。在蚀刻情况下，与TMR上电极31相同的Ta所形成的TMR下电极观起蚀刻阻止器的作用。因而，通过将TMR上电极31用作一个硬掩模，单独地形成一个硬掩模的步骤变得不必要，并且能致力于简化制造过程。在用抗蚀剂掩模进行蚀刻的时候，通过灰化和净化处理以使TMR膜四的抗蚀剂除去，而没有使元件特性恶化的有机物质系的沉积材料粘附在TMR膜四的侧壁等上，则也不会有磁膜的降级。其次，如图34(a)至图34(d)所示，在整个表面中形成包括LT-SiN的夹层绝缘膜 30，并且如图35(a)至图35(d)所示，形成抗蚀剂45，其被构图以仅将存储单元MC的形成区覆盖。而且如图36 (a)至图36(d)所示，通过将构图的抗蚀剂45用作一个掩模，对TMR下电极观和夹层绝缘膜30进行蚀刻，使TMR下电极观构图，并且如图37(a)至图37(d)所示，除去抗蚀剂45。
其次，如图38(a)至图38(d)所示，在整个表面中形成包括LT-SiN的夹层绝缘膜 32。结果，在用夹层绝缘膜30和32覆盖TMR膜四的侧表面区的同时，用夹层绝缘膜32覆盖TMR下电极28的侧表面区。其次，如图39(a)至图39(d)所示，在整个表面中形成包括SiO2的夹层绝缘膜33。 在这种情况下，因为用夹层绝缘膜30和32覆盖TMR膜四的侧表面区，所以在形成夹层绝缘膜33时能完全地展示抗氧化功能。因此，在形成夹层绝缘膜33时不会损坏TMR膜四。另外，因为在处理TMR下电极28时夹层绝缘膜30覆盖了 TMR元件5的全部侧表面，所以通过确实地保护存储单元MC的侧表面，特别是11 膜四，能防止由于蚀刻沉积材料而带来的外界物质粘附，以及漏泄电流发生。然后，如图40(a)至40 (d)所示，通过对夹层绝缘膜33执行CMP处理，实行夹层绝缘膜33的整平。然后，如图41所示，在TMR元件5的上部形成穿透夹层绝缘膜33的通孔39。如图 41 (d)所示，在外围区中Cu布线25的部分的上层中形成通孔49。而且如图42(a)至图42(d)所示，对位线形成选择地实行夹层绝缘膜33的蚀刻除去。在这种情况下，实行将通孔39之下的夹层绝缘膜30和32也蚀刻除去，形成通孔40，实行将通孔49之下的夹层绝缘膜30和32蚀刻除去，并且形成通孔50。其次，如图43所示，通过在对包括通孔40和50的夹层绝缘膜33执行了蚀刻除去的区嵌入Cu布线34，形成位线。结果，在存储电路区中，使Cu布线34通过通孔40与TMR 元件5(TMR上电极31)电连接，并且使Cu布线34与外围电路区中的Cu布线25电连接。因而，形成作为第四层金属布线的Cu布线34。最后，如图44(a)至图44(d)所示，通过在整个表面中形成钝化膜35，完成实施例 2的MRAM (包括外围电路)。(实施例3)(前提技术)图45是表示MRAM结构的轮廓的说明图。如该图所示，以矩阵形式安排多个存储器件102。沿列方向(图中倾斜水平方向)形成两个或多个上Cu布线134，它将以列单元的存储器件102电连接，沿行方向(图中倾斜纵向方向)形成两个或多个下Cu布线125，并且它将每行的TMR元件105电连接。图46是表示存储器件102与上Cu布线134和下Cu布线125(读线125r，数字线 125d)的连接关系的细节的横截面图。如该图所示，穿透半导体衬底100(它没有说明但在图3等中所见)之上形成的氧化膜124的内部，并且选择地形成下Cu布线125。在包括下 Cu布线125的氧化膜1 上，层叠氮化硅膜126a和氧化膜126b。在平面图中与读线125r 的形成区的部分相对应的夹层绝缘膜126a和126b中，形成通孔109(局部通孔)。通过在夹层绝缘膜126b及通孔109的底部和侧表面上选择地形成用作引出布线(LS(局部带)) 的TMR下电极158，使TMR下电极158与读线125r电连接。在平面图中TMR下电极158上与数字线125d的形成区的部分相对应的区中选择地形成TMR元件105 (TMR膜129，TMR上电极131)。存储器件102包括TMR元件105和TMR 下电极158。TMR膜1 具有从上部开始的铁磁层U9a、非磁层126b和铁磁层129c的层叠结构。
而且形成氧化膜133，它将包括TMR元件105的整个表面覆盖，并且包括Si02。在氧化膜133的上层部分中选择地形成用作位线的上Cu布线134。穿透氧化膜 133，并且在平面图中其中形成TMR元件105的区，形成通孔140。通过将上Cu布线134也嵌入这个通孔140，使上Cu布线1；34和TMR上电极131电连接。如上所述，图46表示了通过在通孔109中形成TMR下电极158而使下Cu布线 125(读线125r)和TMR元件105 (TMR膜129)电连接的一般结构(在下文将它写作“通孔 LS连接结构”)。为了获得图46所示的结构，要通过一般包括以下⑴至(9)的制造过程。(1)在包括下Cu布线125的氧化膜124上沉积氮化硅膜126a和氧化膜126b。(2)选择地形成穿透氮化硅膜126a和氧化膜126b的通孔109。(3)在包括通孔109的氧化膜126b上沉积用作TMR下电极158的金属薄膜。(4)在氧化膜12 上的TMR下电极158上沉积TMR元件105的形成层。(5)使 TMR 元件 105 构图。(6)使以上(3)形成的金属薄膜构图，并且形成TMR下电极158。(7)在整个表面上沉积氧化膜133。(8)选择地形成穿透氧化膜133的通孔140和上Cu布线134的形成区。(9)在嵌入和沉积上Cu布线134之后，实行CMP处理。假定上述步骤(6)称为LS步骤，并且在这个LS步骤有以下所示的问题。图47至图49是表示用于获得通孔LS连接结构(参考图46)的LS步骤的横截面图。在下文，参考这些图说明LS步骤。如图47所示，在半导体衬底之上形成的氧化膜IM形成之后，选择地形成穿透氧化膜124的下Cu布线125 (读线125r，数字线125d)。在整个表面中形成氮化硅膜126a和氧化膜126b之后，形成穿透氮化硅膜126a和氧化膜U6b，并且将读线125r的一部分用作底部的通孔109。在通孔109的底部和侧表面及氧化膜126b上形成TMR下电极158之后， 得到TMR元件105 (TMR膜129，TMR上电极131)。在整个表面中形成抗蚀剂155之后，通过形成开口 156以将每个元件的TMR下电极158分开，使抗蚀剂155构图。而且如图48所示，通过将抗蚀剂155用作掩模而对TMR下电极158进行蚀刻，使 TMR下电极158构图。然后，灰化处理除去抗蚀剂155。如图48所示，在这情况下，存在担心源，即在TMR膜129的侧壁由于反应而形成包括聚合物、磁膜等的侧壁反应部分159。如图49所示，在通孔109的通孔底端部分区171， 存在担心源，即在TMR下电极158之下的下Cu布线125 (读线125r)的一部分被腐蚀，并且从TMR下电极158的超薄膜形成部分的部分或无膜形成部分168产生Cu腐蚀部分160。这样的担心源是由于用于覆盖特性的TMR下电极158没有改进通孔109中的嵌入形成的能力，原因要点是在通孔109中嵌入和形成TMR下电极158的部分，以及要点是TMR 下电极158的厚度具有限制。TMR下电极158的厚度发生限制是因为用作TMR元件105的基础层的TMR下电极158的厚度限制为IOOnm或更小，这是因为关于在TMR下电极158上形成的TMR元件105，特性受到作为基础层的TMR下电极158的粗糙度的影响。因此，因为在通孔底端部分区171的TMR下电极158中将会发生超薄膜形成部分或无膜形成部分168的可能性高，所以在对抗蚀剂155进行灰化的时候，从超薄膜形成部分或无膜形成部分168至下Cu布线125的Cu腐蚀的担心源不能忽视。结果，由于上述担心源的现实，不能完全地实现TMR下电极158与读线125r之间的电连接，而存在导致布线失败的问题。实施例3致力于解决这个问题。(实施例3的结构)图50是表示MRAM的存储单元部分的结构的横截面图，它是本发明的实施例3的一个半导体器件。在图50中，表示了其中在两个TMR形成区103、104(第一和第二 TMR形成区)中分别形成相同结构的TMR元件105(第一和第二 TMR元件)的结构。如该图所示，穿透作为第一夹层绝缘膜的氧化膜124，并且在每个TMR形成区103、 104中选择地形成读线125r和数字线125d，它们形成下Cu布线125 (下层布线)。虽然通过层叠结构在半导体衬底100之上形成实施例3的MRAM以及实施例1的MRAM，但是为了说明该图仅表示和说明从氧化膜1 开始的上部结构。氧化膜IM与实施例1的夹层绝缘膜 24 (例如参考图3)等效。而且在包括下Cu布线125的氧化膜IM上层叠包括SW2的氮化硅膜126a (第一部分夹层绝缘膜)和氧化膜126b (第二部分夹层绝缘膜)，并且氮化硅膜126a和氧化膜126b
形成第二夹层绝缘膜。在每个TMR形成区103、104中，在平面图中与读线125r的形成区的部分相对应的夹层绝缘膜126a和12 中，形成通孔109 (局部通孔)。在每个TMR形成区103、104中，通过在夹层绝缘膜126b及通孔109的底部和侧表面上选择地形成用作LS的TMR下电极128， 使TMR下电极128与读线125r电连接。通过在TMR形成区103、104边界及其邻近区中形成的开口 147(距离d 1)，使TMR 形成区103的TMR下电极128(第一下电极)和TMR形成区104的TMR下电极128 (第二下电极)相互分开。在平面图中在TMR形成区103、104的各TMR下电极1 上与数字线125d的形成区的部分相对应的区中，选择地形成TMR元件105(TMR膜129，TMR上电极131)。TMR膜1 例如包括从上部开始的铁磁层U9a、非磁层129b和铁磁层129c的层叠结构。而且将TMR下电极128的上表面及TMR元件105的侧表面和上表面覆盖，并且形成绝缘膜130。作为绝缘膜130，可以考虑氮化膜(SiN)、氧化膜(Si02，Ge0，Al2O3)等。使用在小于300°C的低温下形成的绝缘材料，形成绝缘膜130。例如，在低温下形成的氮化膜0^(低温)^沁等可以认为是绝缘膜130。而且将包括绝缘膜130的整个表面覆盖，并且形成包括SW2且作为第三夹层绝缘膜的氧化膜133。在这种情况下，氧化膜133由和氧化膜126b具有相同化学物类的材料形成。通过和氧化膜126b相同内容的制造过程，完全地制造氧化膜133。通过在开口 147中也形成氧化膜133，彻底地实行TMR形成区103的TMR下电极 128和TMR形成区104的TMR下电极128的绝缘分开。在氧化膜133的上层部分中选择地形成用作位线的上Cu布线134。在平面图中在每个TMR形成区103、104中，在其中形成TMR元件105的区，穿透氧化膜133和绝缘膜130， 并且形成通孔140。通过在这个通孔140中也嵌入上Cu布线134，使上Cu布线134和TMR 上电极131电连接。如上所述，假定通过在通孔109中形成TMR下电极1 而使下Cu布线125(读线125r)和TMR元件105 (TMR膜129)电连接的通孔LS连接结构。(效果)图51是表示实施例3的半导体器件的效果的横截面图。如该图所示，即使在通孔底端部分区107中的TMR下电极1 的部分中发生超薄膜形成部分或无膜形成部分148，因为在通孔109中的TMR下电极1 上形成了绝缘膜130，所以在LS步骤之后对在LS步骤中用于使TMR下电极1 构图的抗蚀剂执行灰化处理时，能确实地避免在灰化处理时Cu腐蚀从超薄膜形成部分或无膜形成部分148进展到下Cu布线125 (读线125r)。因此，不会出现如图49所示的Cu腐蚀部分160，并且在TMR下电极128与读线 1251 之间担保良好的电连接关系，而且执行期望的提高产量的效果。上述效果也能用实施例1的结构(例如参考图2)来示范，其中在TMR下电极观上形成夹层绝缘膜30。因为在开口 147的邻近区中的TMR下电极1 和绝缘膜130的侧表面几乎匹配， 所以执行通过不扩展且不损坏完整度而重新形成绝缘膜130，在每个TMR形成区103、104中形成的TMR下电极1 之间的距离dl的微型制造效果。也就是，因为TMR下电极128的侧表面与绝缘膜130的侧表面匹配，即使同时对绝缘膜130和TMR下电极1 构图也不会对TMR下电极128的工作形状有不良影响，这在后文可能提及。另外，因为将在小于300°C的低温下形成的低温绝缘膜用作绝缘膜130，所以通过在小于300°C的低温下形成绝缘膜130，能确实地防止在形成绝缘膜130时TMR元件105的性能降级。也就是，在形成绝缘膜130时对TMR元件105的特性无不良影响。结果，与其中产生大于300°C的绝缘膜形成的情况比较，关于TMR膜1 预期磁性多层膜的自旋取向改进、磁性多层膜之间的转换连接改进和热应力的减小。在TMR下电极观上形成由LT-SiN形成的夹层绝缘膜30的实施例1的结构中(例如参考图2)，也能示范上述效果。图52和图53是表示在由低温形成绝缘材料形成绝缘膜130时的效果的曲线图。 图52表示TMR元件105的抗磁力Hc的退火温度从属性，以及图53表示TMR元件105的各向异性磁场Hk的退火温度从属性。这些温度区也包括绝缘膜130的形成温度的等效。在图52和图53中，Ll表示其中铁磁层129a的厚度为3nm的情况，以及L2表示其中铁磁层 129a的厚度为5nm的情况。如图52所示，在其中绝缘膜130的形成超过300°C的区中，抗磁力Hc对于TMR元件105的温度变化的倾斜变陡，并且变得非常难以足够精度建立抗磁力He。如图53所示， 在其中绝缘膜130的形成超过300°C的区中，各向异性磁场Hk对于TMR元件105的温度变化的倾斜变得较高，并且变得难以足够精度建立各向异性磁场Hk。因而，当在TMR元件105的形成之后执行超过300°C的处理时，变得难以足够精度控制TMR元件105的磁性，并且作为结果，磁性将会降级的可能性是高的。然而，在实施例3的MRAM中，通过使用低温形成绝缘材料在小于300°C的低温下形成绝缘膜130，能有效地抑制TMR元件105的磁性降级。如图M所示，因为在其中不形成TMR元件105的氧化膜12 上的TMR外围区108 中，也在全部TMR下电极1 上部上形成绝缘膜130，所以在LS步骤时预期有TMR下电极128前表面中的抗氧化效果，和TMR下电极128的电特性的改进(电阻减小)效果。在不用其形成TMR元件5的夹层绝缘膜26b上的TMR下电极28上，形成夹层绝缘膜30的实施例1的结构中(例如参考图2)，也能示范上述效果。另外，如图55所示，通过以化学物类相同的材料(SiO2)形成氧化膜126b和氧化膜133，在带之间的绝缘区136中，形成使相同材料的氧化膜126b和氧化膜133接触的界面 137。例如，预期当存在氮化膜和氧化膜的界面时，将传递界面中的缺陷，并且在TMR形成区103、104中，漏泄电流流过相互邻接的TMR下电极128、128之间。这个漏泄电流关于设备进步的微型制造引起显著问题。然而，通过用相同材料形成氧化膜126b和氧化膜133的化学物类，能确实地减小实施例3中界面137的缺陷，所以能有效地减小上述漏泄电流，并且能预期产量的提高。另外，执行设备的微型制造成为可能的效果。虽然在这些实施例两者中作为例子提及了氧化膜126b和氧化膜133为SiO2的情况，当然其他方式例如相同材料的低k膜也是足够的。因为在实施例3中通过相同内容的制造过程分别形成氧化膜126b和氧化膜133， 所以能进一步示范上述漏泄电流抑制效果，并且能预期产量和微型制造设备效果的进一步提尚。(其他方式)通过仅用低温下形成的低k膜来形成氧化膜133，用其使TMR形成区103、104中 TMR下电极128、128之间绝缘，则减小TMR下电极128、128之间产生的布线之间的容量，并且使高速操作成为可能。图56是表示实施例3的其他方式的横截面图。如该图所示，当TMR下电极128的端部氧化时，在带状绝缘端部区138中，它是端部氧化区132。因而，在实施例3的其他方式下，由于存在端部氧化区132，在带状绝缘端部区138 中的TMR下电极128的端部侧表面将位于绝缘膜130内部。结果，执行这样效果，其能增加 TMR形成区103、104中的TMR下电极128、128之间(第一与第二下电极之间)的绝缘，而不破坏设备的完整度。因为端部氧化区132对于TMR下电极1 足够小，所以TMR下电极 128的导电性不会由于端部氧化区132而退化。当形成端部氧化区132时，希望由具有高熔点金属的材料，例如钛(Ti)和Ta来形成TMR下电极128，并且氧化物具有绝缘性。例如，在灰化处理时由Ta形成TMR下电极128， 能从TMR下电极128的端部形成氧化钽(Ta2O5)，作为端部氧化区132。因而，通过形成上述特性的Ti、Ta等的TMR下电极128，除通过上述端部氧化区 132达到TMR下电极1观、1观之间的绝缘效果外，还执行在制造过程中TMR下电极1 形成材料的防扩散效果。(制造方法)57至图63 (b)是表示实施例3的MRAM的制造方法的一部分的横截面图。图62和图63中的“(a) ”表示存储电路区的截面，以及这些图的“ (b) ”表示外围电路区的截面。在下文，参考这些图说明实施例3的MRAM的制造方法。首先，通过如实施例1相同方法获得图57所示的结构。也就是，得到下Cu布线125(读线125r，数字线125d)，它穿透没有说明的半导体衬底之上形成的氧化膜124，并且选择地形成。然后，在整个表面逐个地形成氮化硅膜126a和包括SW2的氧化膜U6b，穿透存储电路区中读线125r的区上的部分，并且选择地形成通孔109。而且在整个表面上层叠应该构成TMR下电极128、TMR膜1 和TMR上电极131的层。在这种情况下，通过在通孔108的底部和侧表面形成TMR下电极128，使TMR下电极1 与读线125r电连接。然后，使TMR上电极131和TMR膜129构图，并且完成TMR元件105。而且如图58所示，在整个表面中通过小于300°C的低温条件形成包括LT-SiN的绝缘膜130之后，形成在TMR形成区103、104边界相邻区中具有开口 146的构图的抗蚀剂 145。在这种情况下，绝缘膜130的厚度形成为与约为60nm的氮化硅膜126a的厚度是可比较的厚度。因而，在实施例3的MRAM的制造方法中，因为在小于300°C的低温下形成绝缘膜 130，所以在绝缘膜130形成时对TMR元件105的特性(参考图52和图5 无不良影响。通过小于300°C的低温条件在整个表面中形成包括LT-SiN的夹层绝缘膜30中的实施例1的制造方法中(例如参考图16(a)至图16(d))，也能示范上述效果。而且如图59所示，通过将构图的抗蚀剂145用作掩膜而对绝缘膜130和TMR下电极1 执行反应离子蚀刻(反应离子蚀刻RIE)，使绝缘膜130和TMR下电极1 连续地构图。因而，因为通过抗蚀剂145对绝缘膜130和TMR下电极1 连续地进行蚀刻，在紧接着蚀刻之后，开口 147中绝缘膜130和TMR下电极128的侧表面几乎匹配。结果，将相互独立地形成TMR形成区103(第一 TMR形成区)中的TMR下电极128、 TMR元件105和绝缘膜130 (第一下电极、第一 TMR原件、第一绝缘膜)，及TMR形成区104 (第二 TMR形成区)中的TMR下电极128、TMR元件105和绝缘膜130 (第二下电极、第二 TMR元件、第二绝缘膜)。而且以上第一和第二绝缘膜具有相互分开距离dl (预定间隔)并且面对的侧表面。以上第一和第二下电极具有相互分开距离dl并且面对的侧表面。也就是，关于以上第一绝缘膜和以上第一下电极(TMR形成区103中的TMR下电极1 和绝缘膜130)，沿从TMR 形成区103至TMR形成区104的一致方向(第一方向)，侧表面形成位置相对应。关于以上第二绝缘膜和以上第二下电极(TMR形成区104中的TMR下电极1 和绝缘膜130)，沿从 TMR形成区104至TMR形成区103的一致方向(第二方向)，侧表面形成位置相对应。在本实施例中，当使用相同掩模图形连续地蚀刻时形成的侧表面意味侧表面匹配。也就是，第一上述绝缘膜和第一上述下电极的侧表面沿第一方向的距离(当在TMR形成区103中的TMR 下电极1 和绝缘膜130的侧表面上发生水平差时，沿从TMR形成区103至TMR形成区104 的相同方向(第一方向)的侧表面之间的距离)，例如比TMR元件129的开口 147侧的侧表面和使用不同掩模图形形成的TMR下电极128的侧表面之间的距离要小。然后，如图60所示，灰化处理除去抗蚀剂145。结果，分别在TMR形成区103、104 中，能获得其TMR下电极1 和绝缘膜130的侧表面沿相同方向几乎匹配的结构。如图61所示，另一方面当用具有高熔点的金属材料例如Ti和Ta形成TMR下电极 128，并且氧化物具有绝缘时，在灰化处理阶段，TMR下电极1 从开口 147中的暴露侧表面氧化，并且形成端部氧化区132。也就是，通过灰化处理从以上第一和第二下电极的侧表面部分氧化，分别在TMR形成区103和104中形成端部氧化区132 (第一和第二端部氧化区)。形成了端部氧化区 132，第一和第二下电极的以上侧表面沿第一和第二方向变得被压下并且形成到以上第一和第二绝缘膜的侧表面。因而，因为在除去抗蚀剂145时通过灰化处理使以上第一和第二下电极的侧表面的部分氧化，形成以上第一和第二端部氧化区，所以能进一步增加第一和第二上述下电极之间的绝缘。在灰化处理之后通过执行湿筛选，可确实地除去抗蚀剂145。在这种情况下，因为在TMR下电极1 上形成绝缘膜130，所以在湿清洗(净化)时在TMR下电极1 中不会发
生故障。因而，因为关于抗蚀剂145的除去处理执行灰化处理和湿净化处理，所以可以以足够精度除去抗蚀剂145。在这种情况下，因为在TMR下电极1 上形成绝缘膜130，所以在进行灰化处理和湿清洗的执行时间对TMR下电极128和通孔109底部的读线125r没有不良影响。如上所述，因为实施例3的半导体器件的制造方法将抗蚀剂145用作掩模，连续地蚀刻TMR下电极1 和绝缘膜130，并且使TMR下电极1 和绝缘膜130构图，结果在TMR 下电极1 的处理之后通过绝缘膜130来保护通孔109的TMR下电极128，在抗蚀剂145的除去处理(灰化处理，湿净化处理)阶段，能避免对通孔109之下的读线125r的损坏，并且能致力于提高所完成的半导体器件的产量。上述效果在实施例1的制造方法(例如参考图18(a)至图18(d)和图19(a)至图 19(d))中也能得到示范，其中在将抗蚀剂45用作掩模对TMR下电极观和夹层绝缘膜30同时蚀刻之后，在除去抗蚀剂45时在TMR下电极28上形成夹层绝缘膜30。其次，如图62(a)所示，在整个表面中形成包括SiO2的氧化膜133之后，在存储电路区中TMR元件105的上部形成穿透氧化膜133的通孔139 (TMR的部分通孔)。如图62(b) 所示，形成通孔149 (周围的部分通孔)，它穿透外围区中下Cu布线125的部分的上层中的氧化膜133和氧化膜126b。在这种情况下，绝缘膜130起通孔139形成的阻挡器的作用，并且氮化硅膜126a起通孔149形成的阻挡器的作用。因而，因为用化学物类不同于绝缘膜130和氮化硅膜126a的材料形成氧化膜133， 绝缘膜130和氮化硅膜126a是氮化硅膜，而133是用化学物类与氧化膜126b相同的材料 (SiO2)形成的，通过将化学物类不同于氧化膜133和氧化膜126b的材料(不同材料)的绝缘膜130和氮化硅膜126a操作为阻挡器，即使同时形成通孔139和通孔149，也能以足够精度分别形成通孔139和149。如图63 (a)所示，在TMR元件105的上部，形成通孔140 (TMR的通孔)，它在存储电路区中从通孔139也穿透绝缘膜130。如图63(b)所示，在外围区中，与通孔140同时地形成通孔150(周围的通孔)，它从通孔149也穿透氮化硅膜126a。在这种情况下，形成相同程度的作为氮化硅膜的绝缘膜130的厚度和化学物类为相同材料的氮化硅膜126a的厚度，即使同时地形成通孔140和150，也能分别以足够精度形成通孔140和150。结果，因为能同时形成通孔140和150，所以伴随简化制造过程，能致力于减小制
造成本。
而且通过在通孔140和150中嵌入上Cu布线1；34而形成位线。结果，在存储电路区中，使上Cu布线1；34通过通孔140与TMR元件105 (TMR上电极131)电连接，并且在外围电路区中使上Cu布线134与下Cu布线125电连接。因而，完成实施例3的MRAM(包括外围电路)。
权利要求
1.一种半导体器件，包括第一夹层绝缘膜，在半导体衬底之上形成； 下层布线，穿透所述第一夹层绝缘膜，并且选择地形成；和第二夹层绝缘膜，在包括所述下层布线的所述第一夹层绝缘膜上方形成； 其中，所述第二夹层绝缘膜具有通孔，在那里所述下层布线的至少一部分构成底部； 而且还包括下电极，在所述第二夹层绝缘膜上方形成；其中所述下电极通过所述通孔与所述下层布线电连接；而且还包括TMR元件，在所述下电极上方的一部分的上方选择地形成，并且包括TMR膜和上电极的层叠结构；以及绝缘膜，在所述下电极上方形成；其中，在所述第二夹层绝缘膜上方，所述绝缘膜和所述下电极这两者均在同一方向具有侧表面；并且所述下电极的侧表面从所述绝缘膜凹下而形成；而且还包括端部氧化区，该端部氧化区邻接所述下电极的侧表面，并且形成在绝缘膜下部分。
2.按照权利要求1的半导体器件，其中所述绝缘膜包括在小于或等于300°C的低温下形成的低温绝缘膜。
3.按照权利要求1的半导体器件，其中所述绝缘膜在所述第二夹层绝缘膜上方的所述下电极上方的整个表面上形成。
4.按照权利要求1的半导体器件，其中所述半导体器件具有第一和第二 TMR形成区；并且所述TMR元件、所述下电极和所述绝缘膜在每个所述第一 TMR形成区和所述第二 TMR形成区中形成；而且还包括第三夹层绝缘膜，在包括所述第一 TMR形成区和所述第二 TMR形成区的所述第二夹层绝缘膜上方的整个表面上方形成；其中利用在所述第二夹层绝缘膜上方直接形成的所述第三夹层绝缘膜，实行所述第一 TMR形成区和所述第二 TMR形成区的下电极的相互的绝缘分开；并且关于所述第二夹层绝缘膜和所述第三夹层绝缘膜，在界面及其邻近区，至少以相同材料形成化学物类。
5.按照权利要求4的半导体器件，其中所述第二夹层绝缘膜和所述第三夹层绝缘膜由相同内容的制造过程形成。
6.按照权利要求5的半导体器件，其中所述第二夹层绝缘膜和所述第三夹层绝缘膜至少在界面及其邻近由小于300°C的低温下形成的低温绝缘膜形成。
7.按照权利要求1的半导体器件，其中所述半导体器件具有第一 TMR形成区和第二 TMR形成区；所述TMR元件包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一 TMR元件和第二 TMR元件；所述绝缘膜包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一绝缘膜和第二绝缘膜，并且所述第一绝缘膜和所述第二绝缘膜具有分开第一间隙而且相互面对的侧表面；所述下电极包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一下电极和第二下电极，并且所述第一下电极和所述第二下电极具有分开第二间隙而且相互面对的侧表面；和所述第一绝缘膜和所述第一下电极以从所述第一 TMR形成区延至所述第二 TMR形成区的方向为一致方向，并且所述第二绝缘膜和所述第二下电极以从所述第二 TMR形成区延至所述第一 TMR形成区的方向为一致方向；而且还包括第三夹层绝缘膜，在包括所述第一 TMR 形成区和所述第二 TMR形成区的所述第二夹层绝缘膜上方的整个表面上形成；其中通过在所述第一下电极和所述第二下电极之间形成，使所述第三夹层绝缘膜绝缘分开所述第一下电极和所述第二下电极；和所述第一下电极和所述第二下电极的侧表面形成为沿一致方向被压下到所述第一绝缘膜和所述第二绝缘膜的侧表面；而且还包括端部氧化区，邻接所述第一下电极和所述第二下电极的侧表面，并且在所述第一绝缘膜下部和所述第二绝缘膜下部中形成。
8.按照权利要求1的半导体器件，其中所述下电极包括具有高熔点的金属材料，并且氧化物具有绝缘性。
9.一种制造半导体器件的方法，包括步骤(a)在半导体衬底之上形成第一夹层绝缘膜；(b)选择地形成下层布线，穿透所述第一夹层绝缘膜；(c)在包括所述下层布线的所述第一夹层绝缘膜上方，形成第二夹层绝缘膜；和(d)形成通孔，穿透所述下层布线上方的所述第二夹层绝缘膜；(e)在所述第一夹层绝缘膜上方，形成下电极；其中所述下电极通过所述通孔与所述下层布线电连接；而且还包括步骤(f)在所述第二夹层绝缘膜上方的所述下电极上方选择地形成TMR元件，该TMR元件为 TMR膜和上电极的层叠结构；(g)在所述下电极上方形成绝缘膜；(h)在所述绝缘膜上方形成构图的抗蚀剂；(i)通过将所述抗蚀剂用作掩模，同时蚀刻所述下电极和所述绝缘膜，并且使所述下电极和所述绝缘膜构图；和(j)除去所述抗蚀剂；其中所述步骤(j)包括灰化处理，并且通过灰化处理从所述下电极的侧表面的部分氧化，形成端部氧化区。
10.按照权利要求9的制造半导体器件的方法，其中所述绝缘膜包括低温绝缘膜；和所述步骤(g)包括在小于或等于300°C的低温下形成所述绝缘膜的步骤。
11.按照权利要求9的制造半导体器件的方法，其中所述步骤(j)包括湿净化处理。
12.按照权利要求9的制造半导体器件的方法，其中所述半导体器件具有所述第一 TMR形成区和所述第二 TMR形成区；所述TMR元件包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一 TMR元件和第二 TMR元件；所述绝缘膜包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一绝缘膜和第二绝缘膜，并且所述第一绝缘膜和所述第二绝缘膜在所述步骤(i)执行之后，具有分开预定间隔并且相互面对的侧表面；所述下电极包括在所述第一 TMR形成区和所述第二 TMR形成区中形成的第一下电极和第二下电极，并且所述第一下电极和所述第二下电极在所述步骤(i)执行之后，具有分开预定间隔并且相互面对的侧表面。
13.按照权利要求9的制造半导体器件的方法，其中所述半导体器件包括元件形成区和外围区，所述元件形成区中形成所述TMR元件，所述外围区中中不形成所述TMR元件；所述第二夹层绝缘膜包括第一部分夹层绝缘膜，和在所述第一部分夹层绝缘膜上方形成的第二部分夹层绝缘膜；和所述绝缘膜以与所述第二部分夹层绝缘膜可比较的厚度和相同化学物类的材料形成， 而且还包括步骤(k)形成第三夹层绝缘膜，全部在所述步骤(j)之后执行，并且包括所述元件形成区和所述外围区；(1)在形成穿透所述元件形成区中的所述第三夹层绝缘膜的用于TMR的部分通孔的同时，在外围区中形成穿透所述第三夹层绝缘膜和所述第二部分夹层绝缘膜的用于外围的通孔；和(m)形成用于外围的通孔，它在所述外围区中使所述第一部分夹层绝缘膜从用于外围的所述部分通孔穿透，同时使所述绝缘膜而且从用于TMR的所述部分通孔穿透，并且在所述元件形成区中形成用于TMR的所述通孔；其中所述第三夹层绝缘膜用一种使所述绝缘膜和所述第二部分夹层绝缘膜化学物类不同的材料形成，并且所述第三夹层绝缘膜用化学物类与所述第二部分夹层绝缘膜相同的材料形成。
全文摘要
一种半导体器件及其制造方法，这种半导体器件具有包括TMR膜的存储单元，利用它不会使存储器精度退化。在平面图中数字线的形成区的部分中的TMR下电极上相对应的区内，选择地形成TMR元件(TMR膜、TMR上电极)。TMR上电极由30nm至100nm的Ta形成，并且在制造过程时还起硬掩模的作用。在TMR元件的整个表面和TMR下电极的上表面上形成由LT-SiN形成的夹层绝缘膜，并且形成覆盖包括TMR下电极的侧表面的整个表面而且包括LT-SiN的夹层绝缘膜。形成覆盖整个表面而且包括SiO2的夹层绝缘膜。
文档编号H01L27/22GK102157680SQ20111004851
公开日2011年8月17日 申请日期2006年11月13日 优先权日2005年11月14日
发明者上野修一, 古田阳雄, 松田亮史, 黑岩丈晴 申请人:瑞萨电子株式会社