专利名称：一种具有高k介质槽的半导体功率器件的制作方法
技术领域：
本发明属于功率半导体器件技术领域，特别涉及槽型MOS控制的低功耗半导体功率器件。
背景技术：
功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的效率。器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻(R。n)增加，开态功耗增大，器件导通电阻1^与击穿电压BV存在如下关系即R。n oc BV2 50随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导通电阻下降受JFET(Junction field effect transistor)效应的限制已经达到极限。由于UM0S(U-type trench M0S，U型沟槽M0S)具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用时， 由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。1988年飞利浦美国公司的D. J. Coe申请的美国专利US4754310 (发明名称 High voltage semiconductor device高压半导体器件)第一次提出在横向高压 MOSFET(LDM0SFET)结构中采用交替的P区和N区作为耐压区，以代替传统功率器件中单一导电类型(N型或P型)的低掺杂的漂移区作为耐压层的方法。^ ^ H # ^lJ US patent 521627,1993, semiconductor power devices with alternation conductivity type high-voltage breakdown regions具有交替导电类型高耐压区的半导体功率器件，提出在纵向功率器件(尤其是纵向M0SFET)中采用交替的P 柱区和N柱区作为漂移层的思想，并称其为“复合缓冲层”。超结MOSFET的耐压层除了沿源-漏区方向的耗尽之外，耐压层中P柱区和N柱区之间也相互耗尽，使得在较高的漏极电压下，整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。将超结引入功率VDM0S，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDM0S，其工艺实现的难度较大。常规“超结”结构是采用多次外延、多次注入并经过退火工艺形成。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，因而制作深P 柱区和N柱区外延和注入的次数很多、工艺难度很大、成本高；其次，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条度的P型或N型柱区，因而限制了器件导通电阻的进一步降低；再次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；最后， 器件的体二极管反向恢复变硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN
3结耗尽层扩大造成的导通电阻下降等问题。在美国专利US7, 230，31082，(发明名称super junction voltage sustaining layer with alternating semiconductor and high-K dielectric regions,具有交替的半导体区和高K介质区的超结耐压层中提出，利用高介电常数介质来提高器件性能的思想。这种结构可避免常规的超结P柱和η柱相互扩散的问题，而且在大电流时扩大器件的安全工作区，降低器件的导通电阻。但专利中的器件结构如果基于多次外延、多次注入工艺工艺得到，则工艺难度较大，工艺成本高，而且P柱区和N柱区不能做很窄(比导通不能很小)，且由于此专利中需要独立刻槽来形成高介电常数介质填充槽，这势必会增加工艺的复杂度。文献(Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi, Shallow angle implantation for extended trench gate power MO SFETs with super junction structure在具有延伸槽栅的超结功率MOSFET中的小倾角注入，ISPSD，2001)提出了一种采用小倾角注入离子形成的槽栅超结VDMOS结构，在一定程度上降低了形成超结的工艺成本；且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高。中国专利CN 101267000A,(王彩琳，孙军，氧化物填充的延伸沟槽栅超结MOSFET 及其制造方法)和学位论文(孙军，SJ MOSFET特性分析与设计2008)中提出了具有延伸沟槽的超结UM0S。该结构在槽栅之下有延伸槽，延伸槽内填充二氧化硅，并利用小倾角离子注入的方式在延伸槽两侧形成超结结构，延伸槽两侧的超结结构相对于延伸槽对称。此结构延伸沟槽中填充的是二氧化硅，虽然在很大程度上提高了器件的动态性能，但是器件的导通损耗并没有很大的改善，而且此结构的耐压对超结漂移区的电荷非平衡效应还是很敏感。
发明内容
本发明提供一种具有高K介质槽的半导体器件，该半导体器件具有耐压高、导通电阻小、功耗低、工艺容差大，并且制造工艺简单、成本低等优点。本发明技术方案如下一种具有高K介质槽的半导体功率器件，如图加所示，包括半导体衬底1、半导体衬底上的半导体漂移区、半导体漂移区上的有源区和槽栅结构14。所述有源区包括体区5、 体接触区7和源区9，其中体接触区7和源区9均与源极金属和体区5相连，体区5与半导体漂移区相连；所述槽栅结构14位于有源区的中间，由栅介质6和栅介质包围的导电材料 11构成，槽栅结构14的导电材料11与栅极金属相连。所述半导体漂移区包括导电类型相同的第一半导体区2和第二半导体区3，所述第二半导体区3的掺杂浓度高于第一半导体区2，且所述第二半导体区3的宽度小于所述第一半导体区的宽度；在所述槽栅结构14正下方是一个高K介质槽，即内部填充有高K介质材料4的深槽，高K介质材料4的上下两端分别与槽栅结构14的导电材料11和半导体衬底1相接触，高K介质材料4的左右两侧与第二半导体区3接触，且由第一半导体区2和第二半导体区3构成的漂移区在高K介质槽4两侧对称分布；所述高K介质材料的相对介电常数大于半导体漂移区的相对介电常数，其临界击穿电场大于30V/ym。上述技术方案中所述高K介质材料4可以由具体的材料决定，而且要综合考虑高K介质的材料的性质。但高K介质材料4应当满足介电常数大于半导体漂移区的相对介电常数，其临界击穿电场应大于30V/ym。所述槽栅结构的底部与有源区底部齐平或低于有源区底部(如图2b所示)。所述栅介质材料6是高K介质材料或二氧化硅；若栅介质材料是高K介质材料，则构成栅介质材料的高K介质材料与构成高K介质槽的高K介质材料相同或不相同。半导体漂移区中第一半导体区2和第二半导体区3为柱状结构，且与半导体衬底 1垂直；所述高K介质填充的槽与半导体衬底1垂直，其纵向剖面形状是矩形、梯形或三角形，若高K介质填充的槽采用反应离子刻蚀形成，由于刻蚀的各项异性较好，得到的槽近似为矩形；若采用湿法刻蚀形成，得到的槽近似为梯形结构。本发明的提供的具有高K介质槽的半导体器件，如果器件耐压较高，可以在漂移区及高K介质槽的底部与半导体衬底之间增加一层与半导体漂移区导电类型相同的低掺杂半导体耐压层12，所述低掺杂半导体耐压层12的掺杂浓度小于所述第二半导体区3的掺杂浓度。这种器件由于高K介质槽刻蚀深度较浅，可降低工艺难度，并借助半导体耐压层 12承受部分耐压，这更适合于耐压较高的应用场合(耐压高于400V)。本发明的提供的具有高K介质槽的半导体器件，漂移区的纵向长度和延伸沟槽的纵向长度变化，器件的耐压可以在很大范围内变化。但是考虑到工艺成本以及比导通电阻的限制，此结构一般是在100-300V左右具有更明显的优势。本发明的提供的具有高K介质槽的半导体器件，可以是N沟道器件，也可以是P沟道器件。本发明的提供的具有高K介质槽的半导体器件，优选地为MOS控制的器件，如VDMOS 器件或IGBT器件，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。根据本发明的一个方面，本发明公开的具有高K介质槽的N沟道VDMOS具有槽栅结构和ιΓη漂移区，其中槽栅结构降低沟道电阻且减小了 JFET (结型场效应晶体管)效应，η 漂移区浓度远大于η—漂移区的浓度。因此，槽栅结构和ιΓη漂移区大大降低器件导通电阻。 另一方面，此结构在槽栅下方具有的沟槽内填充高K介质材料，提高了 ιΓη漂移区中的优化浓度，这不仅降低了比导通电阻，且避免超结器件中的电荷非平衡问题，工艺容差很大。本发明的有益效果是1)由于本发明引入了高K介质材料，使得半导体漂移区中与高K介质槽接触的第二半导体区3掺杂浓度更高，这有利于增加半导体漂移区浓度进而降低导通电阻；2)本发明中半导体漂移区的第一半导体区2和第二半导体区3的导电类型相同，不仅避免了超结器件的电荷平衡问题，降低了器件电学性能对第二半导体区3宽度和掺杂浓度的敏感性，因而增大了工艺容差；而且，电流除了在高浓度第二半导体区3，少量电流流经第一半导体区2，进一步降低了电阻；最后，器件耐压略有提高。相对于常规的槽栅超结VDMOS器件，本发明导通电阻降低约40%。所以在应用中可以具有很低的导通损耗；3)本发明结构缓解了大电流应用时候耐压下降以及由于横向ρη结耗尽层扩展造成的导通电阻上升的问题。4)第二半导体区3宽度较窄，缩写了器件的横向尺寸和芯片面积。
图1常规槽栅超结N沟道VDMOS结构示意图。图加根据本发明一个实施例的槽栅N沟道VDMOS结构示意图。图2b根据本发明另一个实施例的槽栅N沟道VDMOS结构示意图。图2c根据本发明又一个实施例的槽栅N沟道VDMOS结构示意图。图3根据本发明一个实施例的槽栅P沟道VDMOS结构示意图。图4根据本发明一个实施例的槽栅N沟道IGBT结构示意图。图5常规槽栅超结VDMOS结构与本发明的半导体器件的击穿电压和N柱区浓度 (Nn)的关系。图6是常规槽栅超结VDMOS结构和本发明的半导体器件中高K介质在不同的K值时阻断特性的比较。图7是常规槽栅超结VDMOS结构和本发明的半导体器件中高K介质在不同的K值时正向导通特性的比较。图8是本发明的半导体器件的制造方法的示意图，其中8a是小倾角注入示意图， 8b是注入后形成的η柱区的示意图，8c是填充高K介质后示意图。
具体实施例方式下面结合附图对本发明进行详细的说明。常规超结槽栅VDMOS结构，如图1所示，在半导体衬底1上是漂移区，该漂移区包括交替的P型半导体区2'和n型半导体区3'，ρ型半导体区2'和η型半导体区3'呈柱状，也称作P柱区和η柱区，ρ型半导体区2'和η型半导体区3'形成超结。η型半导体区3'位于槽栅结构14正下方，η型半导体区3'的宽度大于槽栅结构的宽度，槽栅结构包括栅介质6以及栅介质包围的导电材料11，从导电材料11表面引出栅电极G。优选地，ρ型半导体区2'的杂质总量(即横向宽度和掺杂浓度的乘积)与η型半导体区3'杂质总量应该相等，即电荷平衡，且在阻断状况应全耗尽。在P型半导体区2'和η型半导体区3' 上是有源区，包括P型体区5以及在P型体区5上部的P+半导体区7 ( S卩，体接触区)和η+ 半导体区9(S卩，源区)。在部分P+半导体区7和η+半导体区9上形成有源极电极S。在η+ 半导体衬底1的下表面上形成有漏极电极D。一种具有高K介质槽的半导体功率器件，如图加所示，包括半导体衬底1、半导体衬底上的半导体漂移区、半导体漂移区上的有源区和槽栅结构14。所述有源区包括体区5、 体接触区7和源区9，其中体接触区7和源区9均与源极金属和体区5相连，体区5与半导体漂移区相连；所述槽栅结构14位于有源区的中间，由栅介质6和栅介质包围的导电材料 11构成，槽栅结构14的导电材料11与栅极金属相连。所述半导体漂移区包括导电类型相同的第一半导体区2和第二半导体区3，所述第二半导体区3的掺杂浓度高于第一半导体区2，且所述第二半导体区3的宽度小于所述第一半导体区的宽度；在所述槽栅结构14正下方是一个高K介质槽，即内部填充有高K介质材料4的深槽，高K介质材料4的上下两端分别与槽栅结构14的导电材料11和半导体衬底1相接触，高K介质材料4的左右两侧与第二半导体区3接触，且由第一半导体区2和第二半导体区3构成的漂移区在高K介质槽4两侧对称分布；所述高K介质材料的相对介电常数大于半导体漂移区的相对介电常数，其临界击穿电场大于30V/ym。
下面以η沟道VDMOS器件为例参照图加说明本发明的半导体器件的结构。图加中1是半导体衬底，在η沟道VDMOS的情况下是η+半导体衬底。半导体衬底 1上从左至右依次是η—型半导体区2、η型半导体区3和高K介质材料4。η—型半导体区2 和η型半导体区3构成器件的漂移区。由η型半导体区3的内表面限定的沟槽内部填充由高K介质材料4。η—半导体区2和η半导体区3对称分布高K介质槽的两侧。在漂移区上是有源区，包括P型体区5以及P型体区5上部的P+半导体区7 (即， 体接触区)和η.半导体区9 (即，源区)。在高K介质4的正上方是槽栅结构14，包括栅介质6和栅介质包围的导电材料11，从导电材料11表面引出栅电极G。优选地，导电材料11 由多晶硅形成。栅介质6是高K介质或二氧化硅，构成栅介质6的高K介质与延伸沟槽内的高K介质相同或不同。栅介质6位于导电材料11和P型阱区5及η+半导体区9之间。在P+半导体区7、 η+半导体区9和导电材料11表面上是图案化的金属层8，金属层8形成源极电极( 和栅电极(G)。图案化的金属层8的空隙中是绝缘层10。在半导体衬底1的下表面上也形成有金属层，用作半导体器件的漏极电极(D)。本发明的n_型半导体区2、η型半导体区3和/或高K介质材料4优选地呈柱状 (因此，η—型半导体区2和η型半导体区3也称作η—柱区2和η柱区3)，并与半导体衬底1 垂直，此时高K介质的剖面形状是矩形。η—型半导体区2、η型半导体区3和/或高K介质 4也可以呈其它形状，例如所述高K介质的剖面形状是梯形或三角形。本发明的η型半导体区3的宽度(平行于半导体衬底1的方向)小于rT型半导体区2的宽度。高K介质槽两侧的rT型半导体区2和η型半导体区3构成的漂移区关于高K介质槽对称。优选地，本发明的η型半导体区3通过小倾角离子注入形成。小倾角离子注入是指离子注入的方向与所述有源区表面的法线方向夹角为0-30度，优选地该角度小于20度。优选地高K介质的K值远大于半导体漂移区的K值，优选地高K介质的临界击穿电场大于30V/ μ m。半导体漂移区可以是半导体硅(K=Il. 9)、锗(K = 16)，碳化硅(K = 9. 7-10. 3) 以及砷化镓(K = 13. 1)等半导体材料。优选地，本发明的槽栅结构14的高度等于有源层厚度，高K介质4的高度等于所述半导体漂移区的高度。可选地，槽栅结构14向下超过有源区，使槽栅结构的高度大于有源区厚度，高K介质的高度小于半导体漂移区的高度，见图2b。图2c是根据本发明又一个实施例的N沟道槽栅VDMOS器件结构示意图。其与图 2a的实施例的区别在于在rT型半导体区2和η型半导体区3构成的漂移区及高K介质4 材料下面、且在半导体衬底1上面具有一层低掺杂半导体层(即，耐压层)12。由于低掺杂半导体层12的存在，rT型半导体区2和η型半导体区3的高度可以比图加中的小，这样进一步简化了器件的制造工艺。低掺杂半导体层12的掺杂类型与半导体区3的掺杂类型相同，但是掺杂浓度比半导体区3的掺杂浓度低。上面以N沟道VDMOS为例说明了本发明的半导体器件的结构，本发明的结构同样适用于P沟道VDM0S。例如，图3的VDMOS器件与图加的VDMOS的结构对应，只是由图加
7的η沟道VDMOS变为ρ沟道VDM0S，所以每个半导体区域的导电类型相应改变，为了与η沟道VDMOS区分，在图3所有标号后面加01。图2b和图2c的结构均可形成相应的ρ沟道 VDMOS0另外，VDMOS只是本发明的半导体器件的一个实例，本发明的半导体器件适用于 MOS控制的器件。例如，本发明的半导体器件还可以包括IGBT。图4示出根据本发明一个实施例的N沟道IGBT。图4中的器件与图加中的器件的不同主要在于用P+半导体衬底101 代替图1中的η+半导体衬底1。经过半导体衬底的改变，图2b和图2c所示的结构也适用于 IGBT。上述本发明的结构显著改善器件的导通特性，例如导通电阻几乎降低40%，并且器件的耐压有所提高，以及没有了超结结构耐压对电荷非平衡的敏感性，提高了工艺容差。下面通过图加中的本发明的半导体器件与图1中的常规VDMOS结构进行比较进一步说明本发明的优点1.器件特性分析1)导通电阻常规的高压槽栅VDMOS结构的导通电阻R。n，主要由漂移区电阻RD、积累区电阻& 和沟道电阻R。h串联而成，即R。n = RD+RA+Rcho本发明半导体器件的沟道区的参数可以与常规的槽栅超结VDMOS的沟道区参数相等，所以两种结构的沟道电阻可认为相等。积累区电阻与多晶硅栅极所覆盖的η柱区(N沟道)宽度等参数有关，本发明半导体器件中η柱区上面是P型阱区，多晶硅下面为高K介质，所以不存在积累区域，积累层电阻可以忽略。漂移区电阻Rd主要由漂移区的浓度、宽度、长度以及电流延伸效应有关。由于本发明所提出的结构采用了高K介质使η柱区3的优化浓度得以提高，且N—半导体漂移区也可以电流通道，所以最后导致提出的结构的导通电阻很小。因此本发明提出的结构显著降低了正向的导通电阻，降低器件功耗。2)击穿电压与常规槽栅超结VDMOS相比，本发明的结构对体内电场具有调制作用，使器件耐压略有提高，且由于高K介质的引入使得耐压对电荷不是很敏感，提高了工艺容差，降低了工艺难度。上述分析表明，本发明与常规的VDMOS结构相比，耐压有所上升，导通电阻下降了近乎40 %。另外，本发明的结构还具有制造工艺简单，对电荷不敏感等特性。2.性能评价综合考虑各个参数对器件性能的影响以及基于对工艺难度的考虑，根据图加建立本发明专利提出的结构模型Ν_柱区宽度为3 μ m,浓度为2 X IO1W, η柱区的宽度为0. 5 μ m，其对应的η柱区优化浓度为3. 5 X IO16Cm-3,对应的延伸沟槽的宽度是5 μ m。其中优化浓度的确定在该浓度下，器件的耐压和导通电阻达到最佳折中。基于该模型，利用medici仿真软件对器件的性能进行仿真。1)阻断特性
图5-7中Nn表示N柱区的浓度，Vfi表示漏极的电压，Ifi表示漏极的电流，BV表示击穿电压。常规的槽栅超结VDMOS(见图1)的击穿电压和η柱区浓度的关系如图5左侧的曲线所示。本发明的VDMOS击穿电压和η柱区浓度的关系如图5右侧的曲线所示。图5显示，本发明的半导体器件的优化浓度比常规的槽栅超结VDMOS结构高1个数量级，因而导通电阻和导通损耗降低；而且，击穿电压对浓度变化的敏感性降低，因而工艺容差更大；再者，本发明的半导体器件的最高击穿电压较常规超结VDMOS略有提高。从图5中可以看出(1)常规槽栅超结VDMOS在电荷平衡时击穿电压达到最大。
(2)对于本发明提出的结构η柱区的最优浓度大于η—柱区的浓度，有利于降低导通电阻。
(3)与常规槽栅超结VDMOS相比，本发明提出的结构的击穿电压对η柱区浓度的变化不敏感。常规槽栅超结VDMOS和本发明提出的结构的在不同的K值时候击穿电压比较图如图6所示，由图可以看出，本发明提出的结构的击穿电压对K值变化不敏感。2)正向导通特性常规的槽栅超结VDMOS和本发明提出的结构在不同的K值时正向导通特性比较如图7所示，在给定的漏极电流下，本发明提出的结构具有很低的正向压降，且K值越大，导通电阻越低。这主要是由于高K介质和超结结构综合影响的结果。图8示出了通过小倾角注入形成本发明的VDMOS (图2a，以η沟道VDMOS为例)的 η型半导体区3以及随后的填充高K介质。首先用常规工艺形成衬底、漂移区中的η—型半导体层以及有源区后，利用干法刻蚀，从有源区表面垂直向下刻蚀直至半导体衬底上表面， 以形成沟槽；利用掩模13采用小倾角注入η型杂质，将沟槽两侧壁由η-型变成η型，形成窄且高浓度的η柱区3，由此在沟槽两侧形成对称的η_柱区2和η柱区3，见图8a和图8b ； 在沟槽中填充高K介质，使其厚度等于(或小于)n柱区和η—柱区的厚度，见图Sc。最后形成槽栅结构并进行衬底减薄和电极制备。其中的小倾角注入可以参照文献(Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi,Shallow angle implantation for extended trench gate power MO SFETs with super junction structure
ISPSD，2001)。本发明的半导体器件与常规的槽栅超结VDMOS结构相比，导通电阻下降了约 40%，耐压略有上升；同时，本发明的半导体器件具有对电荷不敏感的优越性能，克服了超结器件最常见也是较难解决的问题，增加了器件设计和制造的灵活度；再者，形成超结的工艺相对简单。同时本发明η-柱区或η柱区可以做的很窄，使得导通电阻和器件面积较小。 本发明的纵向MOSFET器件最适合做低功耗的功率器件，特别是用于耐压为100-300V的低功耗功率电子领域。
权利要求
1.一种具有高K介质槽的半导体功率器件，包括半导体衬底(1)、半导体衬底上的半导体漂移区、半导体漂移区上的有源区和槽栅结构(14)；所述有源区包括体区(5)、体接触区 (7)和源区(9)，其中体接触区(7)和源区(9)分别与源极金属和体区(5)相连，体区(5) 与半导体漂移区相连；所述槽栅结构(14)位于有源区中间，由栅介质(6)和栅介质包围的导电材料(11)构成，槽栅结构(14)的导电材料(11)与栅极金属相连；其特征在于所述半导体漂移区包括导电类型相同的第一半导体区( 和第二半导体区(3)，所述第二半导体区(3)的掺杂浓度高于第一半导体区O)，且所述第二半导体区(3)的宽度小于所述第一半导体区的宽度；在所述槽栅结构(14)正下方是一个高K介质槽，即内部填充有高K介质材料(4)的深槽，高K介质材料的上下两端分别与槽栅结构(14)的导电材料 (11)和半导体衬底(1)相接触，高K介质材料(4)的左右两侧与第二半导体区C3)接触，且由第一半导体区( 和第二半导体区( 构成的漂移区在高K介质槽(4)两侧对称分布； 所述高K介质材料的相对介电常数大于半导体漂移区的相对介电常数，其临界击穿电场大于 30V/ym。
2.如权利要求1所述的具有高K介质槽的半导体器件，其特征在于，在漂移区及高K介质槽的底部与半导体衬底(1)之间还具有与半导体漂移区导电类型相同的低掺杂半导体耐压层(12)，所述低掺杂半导体耐压层(1 的掺杂浓度小于所述第二半导体区C3)的掺杂浓度。
3.如权利要求1或2所述的具有高K介质槽的半导体器件，其特征在于，所述槽栅结构的底部与有源区底部齐平或低于有源区底部。
4.如权利要求1或2所述的具有高K介质槽的半导体器件，其特征在于，所述栅介质材料(6)是高K介质材料或二氧化硅；若栅介质材料是高K介质材料，则构成栅介质材料的高 K介质材料与构成高K介质槽的高K介质材料相同或不相同。
5.如权利要求1或2所述的具有高K介质槽的半导体器件，其特征在于，半导体漂移区中与高K介质槽接触的第二半导体区C3)是利用小倾角离子注入穿过填充高K介质材料前的刻蚀槽侧壁而形成的，或是采用离子扩散工艺形成。
6.如权利要求1或2所述的具有高K介质槽的半导体器件，其特征在于，半导体漂移区中第一半导体区( 和第二半导体区C3)为柱状结构，且与半导体衬底(1)垂直；所述高K 介质槽与半导体衬底(1)垂直，其纵向剖面形状是矩形、梯形或三角形。
7.如权利要求1或2所述的具有高K介质槽的半导体器件，其特征在于，所述具有高K 介质槽的半导体器件是N沟道器件或P沟道器件。
8.如权利要求8所述的具有高K介质槽的半导体器件，其特征在于，所述N沟道器件或 P沟道器件为MOS控制的器件。
9.如权利要求9所述的具有高K介质槽的半导体器件，其特征在于，所述MOS控制的器件为VDMOS器件或IGBT器件。
全文摘要
一种具有高K介质槽的半导体功率器件，属于功率半导体器件技术领域。器件包括半导体衬底、半导体衬底上的半导体漂移区、半导体漂移区上的有源区和槽栅结构；所述半导体漂移区包括导电类型相同的第一、第二半导体区，所述第二半导体区的掺杂浓度高于第一半导体区，且所述第二半导体区的宽度小于所述第一半导体区的宽度；在所述槽栅结构正下方具有一个高K介质槽，高K介质材料两端分别与槽栅结构的导电材料和半导体衬底相接触，两侧与第二半导体区接触，且由第一半导体区和第二半导体区构成的漂移区在高K介质槽4两侧对称分布。本发明具有耐压高、导通电阻小、功耗低、工艺容差大，并且制造工艺简单、成本低等优点，适合做低功耗的功率半导体器件。
文档编号H01L29/78GK102184939SQ20111007560
公开日2011年9月14日 申请日期2011年3月28日 优先权日2011年3月28日
发明者姚国亮, 张波, 李肇基, 王元刚, 罗小蓉, 葛瑞, 陈曦, 雷天飞 申请人:电子科技大学