专利名称：纳米工艺提高有源器件性能的设计方法
技术领域：
本发明涉及集成电路领域，尤其涉及提高性能的器件结构设计。
背景技术：
在集成电路エ艺中，当晶体管的特征尺寸縮小到90nm以下，集成电路制造进入纳米エ艺阶段，其与微米和亚微米エ艺有着明显的区別，比如从65nm技术节点开始，应カ工程成为半导体制造厂用来改进器件性能的主要解决方法。换句话说，应カ对器件特性的影响已经变得无法再忽略。事实上，ー种本征应カ源，浅槽_离区STI (Shallow TrenchIsolation)，对器件的应力作用越来越显著，逐渐成为限制器件性能提高的主要因素之一。研究表明，对于NMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应カ増加，沟道载流子迁移率降低，饱和电流减小，因此降低浅槽隔离区对NMOS器件的应カ能显著提高器件性能。而对于PMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应力増加，沟道载流子迁移率反而增大，饱和电流随之増大，因此提高浅槽隔离区对PMOS器件的应カ能显著提高器件性能。研究表明，浅槽隔离区STI在器件沟道长度方向上产生的应カ与STI区域的宽度成正比的关系，STI区域宽度越大，所产生的对器件的应カ就越大，STI应カ能降低NMOS器件的性能而提高PMOS器件的性能。图1为现有器件结构的ー种示意图，在此结构中器件沟道方向上的STI宽度与器件尺寸相比近似无穷大。此种结构对有源器件的应カ最大，因此，对于NMOS器件，其驱动性能最差。而对于PMOS器件，其驱动性能很好，但由于衬底端(B)很远，器件占用版图面积很大，也不符合实际电路中的情況。图2为另ー种器件结构，此结构采用环状衬底，限制了浅槽隔离区的宽度，其不足之处为，对于NMOS器件，虽然提高了性能，但由于环状衬底要加P+扩散区还有接触孔，对每个器件来说都占用了很大的面积。而对于PMOS器件，不仅削弱了器件的性能，也占用了很大的面积。根据我们的实验表明:在纳米エ艺下，NMOS的Idsat对D端STI应カ更为敏感，即D端STI产生的应カ对NMOS产生了绝大部分的影响，使其Idsat降低得更多，而S端STI应カ对NMOS的Idsat的影响则很小，如图3-5所示。图3表示NMOS的栅到源端STI (SA)和漏端STI (SB)的距离同时变化时，其Idsat的改变。从图中看出，随着SA和SB同时减小，Idsat降低了大约18%。图4表示当SA距离固定，逐渐改变SB的大小时，其Idsat的改变。从图中看出，随着SB逐渐减小，Idsat降低了大约12%。图5表示当SB距离固定，逐渐SA的大小时，其Idsat的改变。从图中看出，随着SA逐渐减小，Idsat降低了大约3%。因此，对NMOS而言，D端的STI影响カ占主要作用。和NMOS的情况相同，PMOS的Idsat也主要受到D端STI应カ的影响，而S端STI应カ对PMOS的Idsat的影响则很小。基于此结论，为了提高NMOS性能，又尽量节约面积，且不削弱PMOS的性能，我们提出了以下器件结构。
发明内容
本发明提供了一种提高有源器件性能且节约器件面积的设计方法。本发明提供的设计方法所设计的NMOS器件结构为，衬底(B)为条形结构，并将之位于NMOS器件漏端(D)—侧。所述结构NMOS结构中，衬底宽度为所采用エ艺的设计规则最小值，B端与D端相隔的距离为所采用エ艺的设计规则最小值。本发明提供的设计方法所设计的PMOS器件结构为，衬底(B)为条形结构，并将之位于PMOS器件漏端(S) —侧，
所述结构PMOS结构中，衬底宽度为所采用エ艺的设计规则最小值，B端与S端相隔的距离为所采用エ艺的设计规则最小值。本发明所述的设计方法不增加工艺步骤，只是在版图布局时限定衬底结构和位置。采用本发明实施例的NMOS器件结构，提高器件性能的同时节约面积。采用本发明实施例的PMOS器件结构，不会削弱器件性能的同时节约面积。
图1为现有有源器件结构示意 图2为环状衬底有源器件的结构示意 图3为实验数据:SA和SB同时变化吋，NMOS的Idsat的改变；
图4为实验数据:当SA固定，逐渐改变SB时NMOS的Idsat的改变；
图5为实验数据:当SB固定，逐渐改变SA时NMOS的Idsat的改变；
图6为本发明实施例中的NMOS器件结构示意 图7为本发明实施例中的PMOS器件结构示意图。
具体实施例方式结合附图对本发明提出的提高有源器件性能的设计方法进行具体说明。在版图布局中，对于NMOS器件结构，如图6所示将衬底设计为条形结构，其宽度满足所采用エ艺的设计规则最小值，并将条形衬底放置在NMOS漏端的ー侧，距漏端的距离为所采用エ艺规定的最小值，即最小STI宽度值，以最大限度提高NMOS器件性能，并节约面积
对于PMOS器件结构，如图7所示将衬底设计为条形结构，其宽度满足所采用エ艺的设计规则最小值，并将条形衬底放置在NMOS源端的ー侧，距源端的距离为所采用エ艺规定的最小值，以节约面积且不削弱PMOS器件性能。
权利要求
1.一种提高有源器件性能的设计方法，其特征在干，设计衬底为条形结构，并将之安置在原有NMOS标准器件D端ー侧，与D端的距离为设计规则最小值。
2.一种提高有源器件性能的设计方法，其特征在干，设计衬底为条形结构，并将之安置在原有PMOS标准器件S端ー侧，与S端的距离为设计规则最小值。
3.如权利要求1所述的器件设计方法，其特征在于，在NMOS器件D端ー侧安置条形衬底，限制了 D端方向上浅槽隔离区的宽度，即图示中的STI宽度，能减小浅槽隔离区对NMOS器件的应力，最大限度提高NMOS器件驱动能力。
4.如权利要求1所述的器件设计方法，其特征在于，这种设计方法不增加额外的金属或有源区填充部分，因而节约了 NMOS器件面积。
5.如权利要求2所述的器件设计方法，其特征在于，在PMOS器件S端ー侧安置条形衬底，限制了 S端方向上浅槽隔离区的宽度，即图示中的STI宽度，而D端为开放STI状态。
6.由于S端STI应カ的减小并不明显影响PMOS性能，因此不会削弱PMOS器件驱动能力。
7.如权利要求2所述的器件设计方法，其特征在于，将衬底以最小设计规则值靠近PMOS源端，因而节约了 PMOS器件面积。
全文摘要
本发明提供了一种纳米工艺下提高有源器件性能的设计方法，该方法设计条形衬底(B)并将之位于NMOS器件漏端(D)一侧，与D端相隔的距离为所采用工艺的设计规则最小值。该方法设计条形衬底(B)并将之位于PMOS器件源端(S)一侧，与S端相隔的距离为所采用工艺的设计规则最小值。这种有源器件结构可以提高NMOS器件性能，也不会削弱PMOS器件性能,同时不会增加额外的面积。由于实验表明NMOS和PMOS器件主要受D端方向STI应力的影响，因此在纳米级工艺节点中，位于NMOS器件D端方向的条形衬底结构，对NMOS器件能在该方向减小STI应力，提高NMOS器件驱动能力。而位于PMOS器件S端方向的条形衬底结构，在D端为开放状态而S端STI应力的减小并不明显影响PMOS性能，因此不会削弱PMOS器件驱动能力。随着工艺节点的降低，STI应力对器件性能的影响越来越显著，此结构器件在更小的工艺节点上对提高器件性能有着很大的提高。
文档编号H01L29/78GK103137693SQ20111039552
公开日2013年6月5日 申请日期2011年12月3日 优先权日2011年12月3日
发明者蒋乐乐, 宋雯, 刘丹青, 程玉华 申请人:上海北京大学微电子研究院