专利名称：与cmos工艺兼容的硅纳米线器件及其制作方法
技术领域：
本发明涉及一种生物芯片，特别涉及一种与CMOS工艺兼容的硅纳米线器件及其制作方法。
背景技术：
近年来，伴随着人们对纳米技术领域的不断探索和研究，具有一维纳米结构的材料，如硅纳米线(SiNW，Silicon Nanowire)，吸引了越来越多人的眼球。硅纳米线具有显著的量子效应、超大面容比等特性，在MOS器件、传感器等领域有着良好的应用前景。硅纳米线器件，作为一种生物芯片基本单元，正被越来越广泛地应用于生物探测领域。Kuan-IChen等人在今日纳米杂志(Nano Today) 2011年第6期第131-154页发表了一篇题为"Silicon nanowire field-effect transistor-based biosensors for biomedical diagnosis and cellular recoding investigation，，白勺文章，其中介绍了 纳米线的应用及提出了制作硅纳米线器件的制作工艺。如图la、图Ib所示，现有技术中的硅纳米线器件，是在表面具有二氧化硅层2的多晶硅衬底1上形成硅纳米线4以及与硅纳米线4两端分别连接的源/漏区3而构成的，其中，硅纳米线通常是在多晶硅或单晶硅表面上覆盖一层氧化层而形成，其主要的工作原理类似于M0SFET，利用多晶硅或者单晶硅上的氧化层作为栅氧，由于吸附其上的生物分子集团通常都带有电荷，该电荷会对硅纳米线进行类似于MOSFET的电势调节，进而影响硅纳米线的导电特性，通过对这种导电特性的监控可识别特定的生物分子集团。在现有技术的硅纳米线器件制作工艺中，在衬底上形成硅纳米线和源/漏区后， 采用绝缘介质层覆盖在硅纳米线上，以便在后续，例如，在源/漏区上形成金属焊垫并开设接触孔的工艺中保护硅纳米线不受损伤。当上述金属焊垫、接触孔等制作完毕后，需要去除硅纳米线上的绝缘介质层，以释放出硅纳米线区域，使其可以直接接触待测液体。图2为硅纳米线器件释放工艺前的剖面图，由于该步释放工艺通常是在整个硅纳米线器件工艺完成后，即所有的金属焊垫完成之后，这就使得释放工艺无法进入前道工艺的相关基台，因为金属焊垫上的金属会给前道工序带来污染，所以无法使用前道工序的选择比非常高的热磷酸基台进行作业，而额外采购新的热磷酸基台，这会大大增加生产成本。在不增加成本的情况下，选用干法释放(即干法刻蚀)，图3为现有技术中干法刻蚀后的剖面图，其不足之处在于由于干法刻蚀无法做到完全的高选择比各向同性刻蚀，所以会在硅纳米线4上形成侧墙41 (spacer)，当硅纳米线4覆盖有侧墙41之后，则无法与待测液体形成有效的接触，剩下的能与待测液体有效接触的主要是硅纳米线4的顶面，然而，由于现有技术的硅纳米线4的高宽比接近于1 1，使得顶面面积与硅纳米线总的表面积相比所占的比例很小，从而大大减少了硅纳米线与待测液体的有效接触面积，进而减小了受生物分子集团影响的面积，由此降低了硅纳米线器件的受影响率，其中，受影响率是指受生物分子集团影响的硅的表面积与硅的体积之比。
发明内容
本发明的目的是提供一种硅纳米线器件，以提高硅纳米线器件的受影响率。本发明的技术解决方案是对硅纳米线的结构做了降低高度、增大宽度的调整，使高宽比下降，使得顶面面积与硅纳米线总的表面积相比所占的比例大大增加，进而硅纳米线器件的受侧墙的影响大大降低，接触面几乎不受侧墙影响，从而硅纳米线器件的受影响率变大，本发明的实现包括以下方案硅纳米线器件，包括形成在衬底上的硅纳米线和源/漏区，所述硅纳米线和所述源/漏区相连，其特殊之处在于，所述硅纳米线的高宽比为1 3-1 6。作为优选所述硅纳米线的高度为20-30nm。作为优选所述硅纳米线器件包括两个源/漏区，分别位于所述硅纳米线的两侧。本发明还提供所述硅纳米线器件的制作方法，包括如下步骤 在衬底上形成硅纳米线和源/漏区，所述硅纳米线和所述源/漏区相连，且所述硅纳米线的高宽比为1 3-1 6;在硅纳米线上覆盖保护层；采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及连通至金属焊垫的接触孔；采用干法刻蚀工艺，去除硅纳米线上的保护层，暴露硅纳米线。作为优选所述硅纳米线的高度为20-30nm。作为优选所述在衬底上形成硅纳米线和源/漏区的步骤包括采用热氧化方法，在衬底上形成二氧化硅层；在二氧化硅层上沉积多晶硅层并进行轻掺杂；对所述多晶硅层采用光刻、刻蚀，形成硅纳米线和源/漏区；采用热氧化方法，在硅纳米线和源/漏区表面上形成氧化膜。作为优选在采用光刻、刻蚀，形成硅纳米线和源/漏区的步骤后，还包括采用光刻、离子注入工艺对源/漏区进行重掺杂。作为优选所述在硅纳米线上覆盖保护层的步骤包括采用沉积方法，沉积一层氧化物覆盖硅纳米线和源/漏区作为所述保护层。作为优选所述采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及接触孔的步骤包括沉积第一氧化层，采用光刻、刻蚀形成通孔，在通孔内填充金属形成金属层，采用光刻、刻蚀形成金属焊垫，在金属焊垫上沉积第二氧化层及氮化硅钝化层，采用光刻、刻蚀形成接触孔。作为优选所述采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及接触孔的步骤还包括去除硅纳米线上方的氮化硅钝化层、第二氧化层和第一氧化层。与现有技术相比，本发明对硅纳米线的结构做了降低高度、增大宽度的调整，使高宽比下降，使得顶面面积与硅纳米线总的表面积相比所占的比例大大增加，而硅纳米线的总体积几乎不变，使得硅纳米线器件受侧墙的影响大大降低，有效接触面积几乎不受侧墙影响，从而硅纳米线器件的受影响率变大，同时由于硅纳米线的宽度增加，大大降低了制作硅纳米线器件对于光刻和刻蚀工艺的要求，有效降低了生产成本。
图Ia是一种硅纳米线器件俯视示意图。图Ib是图Ia的A-A剖视示意图。图2是现有技术硅纳米线释放工艺前的剖面图。图3是现有技术硅纳米线释放工艺后的剖面图。图4是本发明硅纳米线器件的工艺流程图。图5-图7是本发明硅纳米线器件各个工艺步骤中的剖面图。
具体实施例方式本发明下面将结合附图作进一步详述在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本发明中硅纳米线器件剖面图以简化的方式只画出了部分硅纳米线和一个源/漏区，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。请参阅图4所示的硅纳米线器件的制作工艺流程图，并配合参照图5 7，本发明的硅纳米线器件制作方法包括如下步骤请参阅图3、图7所示，现有技术的硅纳米线的结构如图3所示，高宽比为1 1 左右，硅纳米线的高度为30-80nm，在本实施例中，如图7所示，对硅纳米线的结构进行了改进，降低了硅纳米线的高度，硅纳米线的高度为20-30nm，并增加了硅纳米线的宽度，改进的硅纳米线的高宽比为1 3-1 6，使得图7中所示的横向接触面(即顶面面积)比图3中现有技术硅纳米线器件的接触面积大大增加，而硅纳米线的体积几乎不变，当与待测液体接触时，受生物分子集团影响的硅的表面积与硅的体积之比明显增加，因此本发明的硅纳米线器件与现有技术结构的纳米线器件相比受影响率变大。所述硅纳米线器件的制作工艺如下在步骤101中，在衬底上形成硅纳米线和源/漏区。如图5所示，在衬底1上采用热氧化工艺生成二氧化硅层2，在二氧化硅层2上沉积多晶硅层并进行轻掺杂，采用反应离子刻蚀多晶硅层以形成源/漏区3和硅纳米线4。作为优选，在步骤101中采用反应离子刻蚀形成源/漏区3和硅纳米线4步骤后还可包括以下步骤采用光刻、离子注入工艺，对源/漏区3进行重掺杂，从而降低源/漏区3的接触电阻。接着在源/漏区3和硅纳米线4上热氧化生长一层氧化膜40，所述氧化膜40为二氧化娃。在步骤102中，采用沉积工艺，沉积一层氧化物5覆盖在硅纳米线4和源/漏区3 上作为保护层，所述氧化物5对硅纳米线具有保护作用，所述氧化物5为二氧化硅。在步骤103中，在源/漏区3上依次形成金属焊垫7及连接至金属焊垫7的接触孔。
如图6所示在氧化物5上沉积第一氧化层61，在所述器件的源/漏区3采用光刻、刻蚀形成通孔，在通孔内填充金属形成金属层，采用光刻、刻蚀金属层以形成金属焊垫 7，所述金属焊垫7为铝焊垫，在金属焊垫7上沉积第二氧化层62及氮化硅钝化层63，采用光刻、刻蚀形成接触孔，所述氧化层61、62为氧化硅。所述硅纳米线器件在金属焊垫7及接触孔完成后，硅纳米线4上覆盖有保护层(氧化物5)、氧化层61、62和氮化硅钝化层63，需要对其进行释放，因而在步骤104中，采用干法刻蚀，去除硅纳米线4上方的氮化硅钝化层 63、氧化层61、62以及保护层(氧化物5)，从而暴露所述硅纳米线4。本发明的硅纳米线器件释放后的剖面图，如图7所示。在对硅纳米线器件进行干法刻蚀时，由于干法刻蚀无法做到完全的高选择比各向同性刻蚀，所以会在硅纳米线4上形成侧墙41。本发明对现有技术的硅纳米线4结构做了降低硅纳米线4的高度，增大硅纳米线4的宽度的改进，使得硅纳米线4的侧面积占总体面积的比重减小，因此即使存在侧墙 41，也不会导致硅纳米线的有效接触面积大大下降，使得侧墙41对硅纳米线的影响降到最低，所以，与现有技术相比，本发明的硅纳米线器件的受影响率不会因侧墙而产生大幅度衰减。以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。
权利要求
1.一种与CMOS工艺兼容的硅纳米线器件，包括形成在衬底上的硅纳米线和源/漏区， 所述硅纳米线和所述源/漏区相连，其特征在于所述硅纳米线的高宽比为1 3-1 6。
2.根据权利要求1所述的与CMOS工艺兼容的硅纳米线器件，其特征在于所述硅纳米线的高度为20-30nm。
3.根据权利要求1所述的与CMOS工艺兼容的硅纳米线器件，其特征在于所述硅纳米线器件包括两个源/漏区，分别位于所述硅纳米线的两侧。
4.一种与CMOS工艺兼容的硅纳米线器件的制作方法，包括以下步骤在衬底上形成硅纳米线和源/漏区，所述硅纳米线和所述源/漏区相连，且所述硅纳米线的高宽比为1:3-1:6;在硅纳米线上覆盖保护层；采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及连通至金属焊垫的接触孔；采用干法刻蚀工艺，去除硅纳米线上的保护层，暴露硅纳米线。
5.根据权利要求4所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 所述硅纳米线的高度为20-30nm。
6.根据权利要求4所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 所述在衬底上形成硅纳米线和源/漏区的步骤包括采用热氧化方法，在衬底上形成二氧化硅层；在二氧化硅层上沉积多晶硅层并进行轻掺杂；对所述多晶硅层采用光刻、刻蚀，形成硅纳米线和源/漏区；采用热氧化方法，在硅纳米线和源/漏区表面上形成氧化膜。
7.根据权利要求6所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 在采用光刻、刻蚀，形成硅纳米线和源/漏区的步骤后，还包括采用光刻、离子注入工艺对源/漏区进行重掺杂。
8.根据权利要求4所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 所述在硅纳米线上覆盖保护层的步骤包括采用沉积方法，沉积一层氧化物覆盖硅纳米线和源/漏区作为所述保护层。
9.根据权利要求4所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 所述采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及接触孔的步骤包括沉积第一氧化层，采用光刻、刻蚀形成通孔，在通孔内填充金属形成金属层，采用光刻、刻蚀形成金属焊垫，在金属焊垫上沉积第二氧化层及氮化硅钝化层，采用光刻、刻蚀形成接触孔。
10.根据权利要求9所述的与CMOS工艺兼容的硅纳米线器件的制作方法，其特征在于 所述采用标准CMOS工艺，在源/漏区上依次形成金属焊垫及接触孔的步骤还包括去除硅纳米线上方的氮化硅钝化层、第二氧化层和第一氧化层。
全文摘要
本发明涉及一种与CMOS工艺兼容的硅纳米线器件及其制作方法，该种硅纳米线器件的硅纳米线高度降低、高宽比减小，硅纳米线的横向接触面增大，所述硅纳米线器件的制作工艺包括在衬底上形成硅纳米线和源/漏区；在源/漏区上依次形成金属焊垫及接触孔；干法释放硅纳米线器件，暴露出硅纳米线。所述硅纳米线器件的优点是与现有硅纳米线器件相比受侧墙影响大大降低，有效接触面增加，从而硅纳米线器件的受影响率变大，同时由于硅纳米线的宽度增加，大大降低了制作硅纳米线器件对于光刻和刻蚀工艺的要求，有效降低了生产成本。
文档编号H01L29/78GK102299171SQ20111026624
公开日2011年12月28日 申请日期2011年9月8日 优先权日2011年9月8日
发明者曹永峰 申请人:上海华力微电子有限公司