专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，尤其涉及实现高速化及高集成化的半导体装置。
背景技术：
在现有的半导体装置中，使由杂质扩散层形成的晶体管的源极区域一直延伸到标准単元边界，通过与标准単元列间共有的电源布线连接，从而确保了标准单元内的布线资源并实现了标准单元的面积缩小。图8是表示现有的半导体装置的构成例的图，(a) (C)是布局俯视图，(d)是(a)的线Y81-Y81’处的剖视图、(e)是(b)的线Y82-Y82’处的剖视图。图8的构成实现了图9的电路图。在图9中，在电源布线VSS与端子A之间并联连接有2个NMOS晶体管901，并在电源布线VSS与端子B之间串联连接有2个NMOS晶体管902。在图8(a) (c)中，位于
电源布线VSS的图面上侧的2个晶体管相当于NMOS晶体管901，位于图面下侧的2个晶体管相当于NMOS晶体管902。在图8(a)中，成为经由电位供给布线及接触孔而从被设置在与相邻的晶体管的边界附近的电源布线VSS向各晶体管的源极区域供给电位的结构。在此，在电源布线VSS的正下方设置有杂质扩散区域及接触孔，由此成为对电源布线VSS进行加固的结构。在图8(b)中，成为通过将各晶体管的源极区域一直引出到被设置在与相邻的晶体管的边界附近的电源布线VSS的正下方为止来设置接触孔，从而向各晶体管的源极区域供给电位的结构。在此，成为在电源布线VSS的正下方设置了杂质扩散区域及接触孔来加固电源布线VSS的结构。图8(c)是图8(b)的变形例，成为仅在各晶体管的源极区域扩展到电源布线VSS为止的部分，在电源布线VSS的正下方设置了杂质扩散区域及接触孔的结构。相对于图8(a)的结构而言，在采取图8(b)及(C)的结构的情况下，由于无需使用从电源布线VSS到各晶体管的源极区域的布线区域，故可有效地活用在标准单元的单元高度縮小方面成为界限的布线资源，因此在芯片面积缩小方面成为有效的手段。即，自晶体管的源极区域起延伸的电位供给布线在图8(a)中为金属布线，相对于此，在图8(b)、(c)中成为杂质扩散区域，由于不使用金属布线的资源，故能够缩小面积。然而，伴随着半导体エ艺的微细化，开始应用多次重复栅电极的图案化时的曝光エ序或蚀刻エ序、由此精度优良地加工栅电极的技术。利用图10，对栅电极的图案化时多次应用曝光エ序或蚀刻エ序的方法(复合エ序)所产生的效果进行说明。图10(a)、(b)示出了以现有的単一エ序进行栅电极的图案化时的设计形状与完成形状的差別。图10(a)是形成晶体管的源极漏极的杂质扩散区域和栅电极的设计形状的布局结构图，示出使从杂质扩散区域突出的栅电极的端部在图面上下的晶体管彼此之间面对面的结构。图10(b)示出了相对于图10(a)的设计形状的布局结构的、栅电极的实际完成形状。在此，OL是用于即便在产生了栅电极与杂质扩散区域的掩模错位(masks aremisaligned)的情况下源极区域与漏极区域也不会短路的栅电极的突出量，EX是栅电极图案化时的细线图案后退量，S是用于使同层间不会发生短路的分离间隔。再有，L是确保采取图10(a)、(b)的构成时的所希望的晶体管宽度所需的长度。另ー方面，图10(c)、(d)示出了以复合エ序进行栅电极的图案化时的设计形状与完成形状的差別。图10(c)是形成晶体管的源极漏极的杂质扩散区域和栅电极的设计形状的布局结构图，示出从杂质扩散区域突出的栅电极的端部在图面上下的晶体管彼此之间被连接的结构。再有，在图面上下的晶体管的栅电极被连接的区域内，设置有用于在后续エ序中除去栅电极的识别层1002。图10(d)示出了与图10(c)的设计形状的布局结构相対的、栅电极的实际完成形状。在实际完成形状中，成为图面上下的晶体管的栅电极被分离的结构。在此，OL是用于即便在产生了栅电极与杂质扩散区域的掩模错位的情况下源极区域与漏极区域也不会短路的栅电极的突出量，S’是由栅电极除去エ序而被分离的间隔，EX是在单一エ序中需要的栅电极图案化时的细线图案后退量、即图10(d)中不需要的边缘，相当于图面纵向上的尺 寸缩小量。如图10所示，在以单ーエ序进行了栅电极的图案化的情况下，在图面纵向上长度需要L，相对于此，在以复合エ序进行了栅电极的图案化的情况下，形成相同性能的晶体管的情况下所需要的长度为(L-2女EX)就可以了。由此能够削減芯片面积。在先技术文献专利文献专利文献I JP特开2008-4790号公报(第11页、图3)
发明内容
-发明要解决的技术问题-然而，在现有的半导体装置中存在以下的课题。图11(a)、(b)是表示在上述的图8(b)、(C)中示出的布局构成中杂质扩散区域的实际完成形状的图。在此，1101是杂质扩散区域的开ロ区域的设计形状，1102是杂质扩散区域的实际完成形状。1103表示设计形状与实际完成形状的晶体管宽度的尺寸差。如图11所示，在进行了使图8(b)、(C)中示出的晶体管的源极区域扩展到电源布线正下为止的设计的情况下，杂质扩散区域的实际完成形状1102通过环绕(rounding)而成为图示的形状。因而，在设计形状1101与实际完成形状1102中会产生晶体管宽度的尺寸差1103，从而成为电路误动作的原因。即，在现有的半导体装置中，存在由于杂质扩散区域的环绕而导致晶体管特性的偏差増大的问题。图12(a)、(b)是表示在图8(b)、(C)中示出的布局构成中以复合エ序进行了图10(c)、(d)中示出的栅电极的图案化时的杂质扩散区域的实际完成形状的图。在此，1201是杂质扩散区域的开ロ区域的设计形状，1202是杂质扩散区域的实际完成形状。1203表示设计形状中的杂质扩散区域的开ロ区域的分离宽度。如图12所示，通过以复合エ序进行栅电极的图案化，从而杂质扩散区域的开ロ区域的分离宽度1203变得极小，因此杂质扩散区域的实际完成形状1202通过环绕而成为图示的形状。因而，在设计形状1201与实际完成形状1202中产生晶体管宽度的尺寸差，由此成为电路误动作的原因、或晶体管的源极与漏极被短路而引起的电路不良的原因。即，在现有的半导体装置中，在以复合エ序进行了栅电极的图案化的情况下，会引起杂质扩散区域的环绕导致的晶体管特性的偏差増大或杂质扩散区域的加工异常。另外，在为了回避该问题而将杂质扩散区域的开ロ区域的分离宽度1203设定得较宽的情况下，变得不能满足由布局高度缩小带来的芯片面积缩小的目的。鉴于上述的问题，本发明的目的在于在半导体装置中，实现小面积化，但不会引起杂质扩散区域的环绕导致的晶体管特性的变动或电路误动作。-解决问题的技术手段-本发明的一种形态中，作为半导体装置，其具备形成于基板上的第I杂质扩散区域；形成在位于所述第I杂质扩散区域的上层的布线层中并在第I方向上延伸的电位供给布线；与所述第I杂质扩散区域上表面相接地形成且一直延伸到所述电位供给布线之下的 第I局部布线；以及对所述第I局部布线和所述电位供给布线进行电连接的第I接触孔。根据该形态，第I局部布线与第I杂质扩散区域上表面相接地形成且延伸到电位供给布线之下。而且，利用第I接触孔对第I局部布线和电位供给布线进行电连接。即，为了实现从杂质扩散区域到电位供给布线的电连接，不利用金属布线的资源而是利用与杂质扩散区域上表面相接地形成的局部布线，因此不会受到杂质扩散区域的环绕的影响，能够缩小面积。-发明效果_根据本发明，通过采取按照与杂质扩散区域上表面相接的方式形成局部布线并引出至电位供给布线的正下的结构，从而可以在不会使杂质扩散区域的环绕所导致的晶体管特性变动产生的情况下实现小面积化。
图I是表示第I实施方式涉及的半导体装置的结构的图，(a)是俯视图，(b)、(C)及⑷是剖视图。图2是表示第I实施方式涉及的半导体装置的结构的图，(a)是俯视图，(b)、(C)及⑷是剖视图。图3是表示第I实施方式涉及的半导体装置的结构的图，(a)是俯视图，(b)、(C)及⑷是剖视图。图4是表示第2实施方式涉及的半导体装置的结构的俯视图。图5(a)、(b)及(C)是构成图4的半导体装置的标准单元的电路图。图6是表示第3实施方式涉及的半导体装置的结构的图，(a)是俯视图，(b)、(c)及⑷是剖视图。图7是表示图6的半导体装置的电路构成的电路图。图8是表示现有的半导体装置的结构的图，(a) (C)是俯视图、(d)、(e)是剖视图。图9是表示图I 图3、图8的半导体装置的电路构成的电路图。图10是用于说明栅极图案化的特征的图。图11是表示单ーエ序中的设计形状与完成形状的差异的图。
图12是表示复合エ序中的设计形状与完成形状的差异的图。
具体实施例方式以下，參照图面来说明本发明实施方式。(第I实施方式)图I是表示第I实施方式涉及的半导体装置的结构的图，(a)是布局俯视图、(b)是(a)的线Ya-Ya ’的剖视图、(C)是(a)的线Yb-Yb ’的剖视图、(d)是(a)的线Xa-Xa ’的剖视图。图I的半导体装置实现图9所示的电路。在图I的构成中，在基板上(未图示)形成有构成晶体管的杂质扩散区域及栅电极，利用接触孔来连接用于向晶体管供给电位的电位供给布线及局部布线。而且，为在图面上下的晶体管间共有电位供给布线的结构，且为在电位供给布线的正下隔着接触孔而设置局部布线、进而设置为在局部布线的正下相接杂质扩散区域的3层层叠结构。各晶体管的源极区域与电位供给布线的连接是通过局部布线而被连接的结构。SI是局部布线与漏极之 间的分离宽度，该漏极由构成晶体管的杂质扩散区域形成。S卩，在位于杂质扩散区域的上层的布线层形成有沿着图面横向(第I方向)延伸的电位供给布线13。与杂质扩散区域11上表面相接地形成的局部布线12—直延伸到电位供给布线13之下，通过接触孔14a电连接电位供给布线13与局部布线12。再有，与杂质扩散区域21上表面相接地形成的局部布线22也一直延伸到电位供给布线13之下，通过接触孔14c电连接电位供给布线13与局部布线22。进而，与杂质扩散区域31上表面相接地形成的局部布线32也一直延伸到电位供给布线13之下。而且，局部布线12、32 —体地形成，电连接局部布线12、32与电位供给布线13的接触孔被共用，并作为接触孔14a而一体地形成。还有，在电位供给布线13之下的基板上形成了加固用杂质扩散区域41，与该加固用杂质扩散区域41上表面相接地形成有加固用局部布线42。通过接触孔14a、14b、14c来电连接电位供给布线13和加固用局部布线42。接触孔14a、14b、14c沿着电位供给布线13而配置在一条直线上。再有，加固用局部布线42和局部布线12、22、32 —体地形成。在此，由于局部布线和构成晶体管的杂质扩散区域以制造エ序上不同的层形成，故分离宽度SI的最小值主要由定位精度(accuracy of alignment)来决定,不会受到环绕所引起的尺寸变动的影响。因而，与图12(a)中示出的杂质扩散层的分离间隔1203相比，可以设定得足够小。图2是表示本实施方式涉及的半导体装置的结构的其他例子的图。图2的半导体装置与图I同样地也实现图9所示的电路，在该图中(a)为布局俯视图，(b)为(a)的线Yc-Yc，的剖视图、(C)为(a)的线Yd-Yd ’的剖视图、(d)为(a)的线Xb-Xb ’的剖视图。图2的构成与图I基本同样，对于与图I共同的构成要素赋予同一符号，并在此省略其详细的说明。在图2的构成中，在基板上(未图示)形成了构成晶体管的杂质扩散区域及栅电极，利用接触孔来连接用于向晶体管供给电位的电位供给布线及局部布线。而且，为在图面上下的晶体管间共有电位供给布线的结构，且在电位供给布线的正下设置有杂质扩散区域。为各晶体管的源极区域和电位供给布线正下的杂质扩散区域的连接是基于局部布线的连接的结构，为经由局部布线上的接触孔而与电位供给布线连接的结构。S2是局部布线与漏极之间的分离宽度，该漏极由构成晶体管的杂质扩散区域形成。与图I不同之处在于在电位供给布线13之下并未形成加固用局部布线。因而，即便在电位供给布线13正下并未设置局部布线的区域内，也不经由局部布线，而是通过接触孔14d直接连接电位供给布线13和加固用杂质扩散区域41。再有，与杂质扩散区域21上表面相接地形成的局部布线22从电位供给布线13之下起进ー步延伸到空闲区域。在此，由于局部布线和构成晶体管的杂质扩散区域由制造エ序上不同的层来形成，故分离宽度S2的最小值主要由定位精度来決定，不会受到环绕引起的尺寸变动的影响。因而，与图12(a)中示出的杂质扩散层的分离间隔1203相比，可以设定得非常小。另外，在图2的构成中，也可以构成为在加固用杂质扩散区域41上设置并未与晶体管的源极区域直接连接的局部布线，并在其上设置接触孔，而与电位供给布线13进行连·接。图3是表示本实施方式涉及的半导体装置的结构的其他例子的图。图3的半导体装置也与图I及图2同样地实现图9所示的电路，该图中，(a)为布局俯视图、(b)为(a)的线Ye-Ye，的剖视图、(C)为(a)的线Yf-Yf’的剖视图、(d)为(a)的线Xc-Xc’的剖视图。图3的构成和图I基本同样，对于与图I共同的构成要素赋予同一符号，并在此省略其详细的说明。在图3的构成中，在基板上(未图示)形成了构成晶体管的杂质扩散区域及栅电极，利用接触孔来连接用于向晶体管供给电位的电位供给布线及局部布线。而且，为在图面上下的晶体管间共有电位供给布线的结构，为各晶体管的源极区域和电位供给布线的连接是经由电位供给布线正下的接触孔的连接的结构。S3是局部布线与由构成晶体管的杂质扩散区域所形成的漏极之间的分离宽度。与图I的不同之处在于在电位供给布线13之下并未形成有加固用局部布线及加固用杂质扩散区域。再有，与杂质扩散区域21上表面相接地形成的局部布线22自电位供给布线13之下起进ー步延伸到空闲区域。在此，由于利用制造エ序上不同的层来形成局部布线和构成晶体管的杂质扩散区域，故分离宽度S3的最小值主要由定位精度来決定，不会受到环绕引起的尺寸变动的影响。因而，与图12(a)中示出的杂质扩散层的分离间隔1203相比，可以设定得非常小。根据本实施方式，通过采取按照与杂质扩散区域上表面相接的方式来形成局部布线并引出至电位供给布线的正下的结构，从而不会使杂质扩散区域的环绕引起的晶体管特性变动产生，可以实现小面积化。(第2实施方式)图4是表示第2实施方式涉及的半导体装置的结构的布局俯视图。图4的半导体装置是通过将图5所示的各电路标准単元化并将这些标准単元配置为阵列状来构成电路块的。在图4中，INV为反转电路单元(invertercircuit cell)、2ND为2输入NAND电路单元、2NR为2输入NOR单元、TAP为向晶片或基板的电位供给单元。再有，在图5中，(a)为反转电路的电路图、(b)为2输入NAND电路的电路图、(c)为2输入NOR电路的电路图，501为PMOS晶体管、502为NMOS晶体管。在图4的结构中形成有若干条第I实施方式中示出的、与杂质扩散区域上表面相接且被引出至电位供给布线的正下的局部布线。例如，局部布线401连接在图面上下方向(第2方向)上夹着电位供给布线VDD而配置的2个晶体管的源极区域(杂质扩散区域411、412)和电位供给布线VDD。S卩、局部布线401自杂质扩散区域411上表面起，经过电位供给布线VDD之下，然后延伸到杂质扩散区域412上表面。局部布线404自晶体管的源极区域(杂质扩散区域441)起,跨越标准单元列间的电位供给布线VSS,延伸到相邻的标准单元列内部的空闲区域442。局部布线406、407连接在图面左右方向(第I方向)上相邻的2个晶体管的源极区域(杂质扩散区域461、462或471、472)和电位供给布线VDD。局部布线406从杂质扩散区域461上表面扩展到杂质扩散区域462上表面。再有，402为用于从电位供给布线VDD向晶片或基板供给电位的局部布线，403为用于从电位供给布线VSS向晶片或基板供给电位的局部布线。局部布线405对标准单元内的匪OS晶体管与PMOS晶体管的漏极之间进行连接。如图4所示，局部布线401在夹着着电位供给布线VDD的上下的标准单元间被共有，为能够一体形成的结构。同样地，局部布线404在夹着着电位供给布线VSS的上下的标准单元间被共有，为能够一体形成的结构。再有，局部布线406在左右相邻的标准单元间被 共有，为能够一体形成的结构。通过采用这种结构，从而可以将局部布线的面积确保为一定以上，提闻制造容易度。此外，也可以采取如局部布线405那样对标准单元内的NMOS晶体管与PMOS晶体管的漏极之间进行连接的构成，还可以采取如局部布线407那样一体形成为经由在图面左右方向上相邻的晶体管的源极区域而与电位供给布线VDD连接的构成。另外，在图4的结构中，虽然采取如图3中示出的在电位供给布线的正下不具备加固用杂质扩散区域的构成，但也可以采取如图I或图2所示的、在电位供给布线正下具备加固用杂质扩散区域的构成。根据本实施方式，通过采取按照与杂质扩散区域上表面相接的方式来形成局部布线并引出至电位供给布线正下的结构，从而可以在不会使杂质扩散区域的环绕导致的晶体管特性变动产生的情况下实现小面积化，而且还可以提高局部布线的制造容易度。(第3实施方式)图6是表示第3实施方式涉及的半导体装置的结构的图，(a)为布局俯视图、(b)为(a)的线Y1-Y1’的剖视图、(c)为(a)的线X1-X1’的剖视图、(d)为线X2-X2’的剖视图。图6的半导体装置实现图7所示的AND电路。在图7中，701为PMOS晶体管、702为NMOS晶体管、AA及AB为输入端子、AY为输出端子。在图6的结构中，包含有第I及第2实施方式中示出的、针对电位供给布线VDD、VSS与晶体管的源极区域的连接、电位供给布线VDD、VSS与基板或晶片的连接、以及晶体管的漏极间的连接应用局部布线的构成。进而，在图6的结构中，采取了也对栅电极连接局部布线的构成。在图6中，601为连接构成AND电路的2输入NAND电路的输出和反转电路的输入的布线。布线601形成于与电位供给布线VDD，VSS相同的布线层中。602为栅电极、603为与栅电极602相接地形成的局部布线、604为对局部布线603与布线601进行电连接的接触孔。如图6(d)所示，输入端子AA、AB及元件间连接布线601经由接触孔及局部布线而与栅电极连接。由此，即便在将标准単元的高度(图面上下方向)设定得较低的情况下，从电位供给布线VDD、VSS到晶体管的源极区域的引入布线也不会与元件间连接布线601互相干扰。因而，可以回避连接布线与元件间连接布线601对输入端子AA、AB或输出端子AY的干扰，可以缩小标准单元的面积。根据本实施方式，通过采取按照与杂质扩散区域上表面相接的方式形成局部布线并引出至电位供给布线的正下的结构，从而可以在不会使杂质扩散区域的环绕导致的晶体管特性变动产生的情况下实现小面积化，进而通过将局部布线也兼用于栅电极，可以实现更进一歩的小面积化。-エ业可用性_
本发明涉及的半导体装置具有削減与加工精度及对位等相关的界限的效果，在 LSI等的高集成化、面积缩小、高速化及高可靠性化等方面是有用的。-符号说明_
11、21、31杂质扩散区域12、22、32 局部布线13电位供给布线14a、14b、14c、14d 接触孔41加固用杂质扩散区域42加固用局部布线401、404、406、407 局部布线411、412、441、461、462、471、472 杂质扩散区域442空闲区域601 布线602栅电极603局部布线604接触孔
权利要求
1.一种半导体装置，其具备 形成于基板上的第I杂质扩散区域； 形成在位于所述第I杂质扩散区域的上层的布线层中并在第I方向上延伸的电位供给布线； 与所述第I杂质扩散区域上表面相接地形成且一 直延伸到所述电位供给布线之下的第I局部布线；以及 对所述第I局部布线和所述电位供给布线进行电连接的第I接触孔。
2.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备 形成于所述基板上的第2杂质扩散区域； 与所述第2杂质扩散区域上表面相接地形成且一直延伸到所述电位供给布线之下的第2局部布线；以及 对所述第2局部布线和所述电位供给布线进行电连接的第2接触孔。
3.根据权利要求2所述的半导体装置，其特征在干， 所述第I及第2接触孔沿着所述电位供给布线而配置在一条直线上。
4.根据权利要求2所述的半导体装置，其特征在干， 所述第I及第2局部布线一体地形成， 所述第I及第2接触孔被共用并一体地形成。
5.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备 形成于所述电位供给布线之下的基板上的加固用杂质扩散区域；以及与所述加固用杂质扩散区域上表面相接地形成且经由接触孔而与所述电位供给布线电连接的加固用局部布线， 所述加固用局部布线和所述第I局部布线一体地形成。
6.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备形成于所述电位供给布线之下的基板上且经由接触孔而与所述 电位供给布线电连接的加固用杂质扩散区域。
7.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备第2杂质扩散区域，所述第2杂质扩散区域形成在所述基板上，且在与所述第I方向正交的方向、即第2方向上夹着所述电位供给布线而与所述第I杂质扩散区域相邻， 所述第I局部布线自所述电位供给布线之下起，进ー步延伸到所述第2杂质扩散区域上表面，且与所述第2杂质扩散区域上表面相接地形成。
8.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备在与所述第I方向正交的方向、即第2方向上夹着所述电位供给布线而与所述第I杂质扩散区域相邻的空闲区域， 所述第I局部布线自所述电位供给布线之下起进ー步延伸到所述空闲区域。
9.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备形成于所述基板上且在所述第I方向上与所述第I杂质扩散区域相邻的第2杂质扩散区域， 所述第I局部布线自所述第I杂质扩散区域上表面扩展到所述第2杂质扩散区域上表面，且与所述第2杂质扩散区域上表面相接地形成。
10.根据权利要求I所述的半导体装置，其特征在干， 该半导体装置还具备 栅电极； 形成于所述布线层的布线； 与所述栅电极相接地形成的第2局部布线；以及 对所述第2局部布线与所述布线进行电连接的第2接触孔。
全文摘要
本发明提供一种半导体装置。局部布线(12)与杂质扩散区域(11)上表面相接地形成且延伸到电位供给布线(13)之下。而且，通过接触孔(14a)来电连接局部布线(12)与电位供给布线(13)。即，为了实现从杂质扩散区域(11)到电位供给布线(13)的电连接而利用与杂质扩散区域上表面相接地形成的局部布线(12)。
文档编号H01L27/04GK102870207SQ20118002181
公开日2013年1月9日 申请日期2011年7月22日 优先权日2010年10月26日
发明者田丸雅规 申请人:松下电器产业株式会社